CPU搭載集積回路及びデバッガ

発明者： ,
出願人/特許権者：
代理人 (1件)：高矢諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-323489
公開番号（公開出願番号）：特開平6-174802
出願日： 1992年12月03日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】 CPU搭載集積回路に組み込む回路を増加させることなく、又、外部にその内部バスを引き出すことなく、CPUにてアクセスされたデータを、その外部からモニタすることができるようにする等、デバッグ作業性を向上させる。【構成】 CPU搭載集積回路中のCPU10は、その内部バスにてその内部のROMやRAMにアクセスすると共に、外部アドレス指定部22やアクセスデータ変換部24やシリアルインタフェース26にて、そのデバッグモード中には、その外部のデバッガに設けられたROMやRAMにもアクセスする。デバッグモード中に用いられるRAMやROMが外部に設けられており、集積度を改善することができる。又、デバッガとの間はシリアル通信等で、入出力ピン数を増加させることがない。

請求項（抜粋）：

ともに搭載されているメモリに書き込まれているプログラムを実行するCPUを備えたCPU搭載集積回路において、デバッガの接続に用いるシリアルインタフェースと、前記CPUがアクセスする前記デバッガ中のメモリアドレス空間のアドレスを、該CPUが前記シリアルインタフェースを介して指定する外部アドレス指定部と、前記CPUがアクセスする前記デバッガ中のメモリのデータを、前記シリアルインタフェースを介して受渡しするアクセスデータ変換部と、予め設定されている事象の成立時に、前記デバッガへのデバッグ割込みを発生すると共に、前記CPUの実行を停止させるデバッグ割込み制御部とを備えたことを特徴とするCPU搭載集積回路。

IPC (5件)：

G01R 31/28 , G01R 31/318 , G06F 11/28 , G06F 15/78 510 , H01L 27/04

FI (2件)：

G01R 31/28 V , G01R 31/28 A

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