特許
J-GLOBAL ID：200903045895090653
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-174925
公開番号（公開出願番号）：特開平9-027545
出願日： 1995年07月11日
公開日（公表日）： 1997年01月28日
要約：
【要約】【課題】 配線等の導電パターン間の容量が低減し、このことによりデバイスの動作速度が大幅に向上した半導体装置を製造する。【解決手段】 まずP-SiN膜1(下地層)上に形成された複数の配線(導電パターン)2間を埋め込みかつこれら配線2を覆うようにしてP-SiN膜1に第1絶縁膜3を形成し、次いで配線2が露出する位置まで第1絶縁膜3を除去する。次に第1絶縁膜3上および配線2上に、少なくともこの配線2に密着してP-SiN膜(第2絶縁膜)5を形成する。続いて配線2間に埋め込まれかつP-SiN膜5で覆われてなる第1絶縁膜3の一部が外側に臨むようにスクライブライン6位置のP-SiN膜1上の膜を除去し、ウエットエッチングによって第1絶縁膜3を除去する。この際、P-SiN膜1、配線2およびP-SiN膜5を除去することなく第1絶縁膜3を除去するウエットエッチング剤を用いる。
請求項（抜粋）：
下地層上に形成された複数の導電パターン間を埋め込みかつこれら導電パターンを覆うようにして前記下地層上に第1絶縁膜を形成し、次いで前記導電パターンが露出する位置まで前記第1絶縁膜を除去する第1工程と、前記第1絶縁膜上および前記導電パターン上に、少なくとも該導電パターンに密着して第2絶縁膜を形成する第2工程と、前記導電パターン間に埋め込まれかつ前記第2絶縁膜に覆われてなる第1絶縁膜の一部が外側に臨むように前記下地層上の一部を除去する第3工程と、ウエットエッチングによって、前記第1絶縁膜を除去する第4工程とを有し、該第4工程におけるウエットエッチング剤として、前記下地層、前記導電パターンおよび前記第2絶縁膜を除去することなく前記第1絶縁膜を除去する薬液を用いることを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/768
, H01L 21/306
, H01L 21/316
, H01L 27/04
, H01L 21/822
H01L 21/90 N
, H01L 21/316 X
, H01L 21/306 F
, H01L 21/306 N
, H01L 27/04 D
