半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-105431
公開番号（公開出願番号）：特開平6-318698
出願日： 1993年05月06日
公開日（公表日）： 1994年11月15日
要約：

【要約】【目的】ゲート容量の増加による素子の遅延時間の増加と基板バイアス電圧によるしきい値電圧の上昇を低減するとともに基板パンチスルー現象を防止することを目的とする。【構成】チャネル領域8の表面の両端部分にN- ソース/ドレイン領域2の下方にまで延びる高濃度のP層4bを形成する。さらに、N+ ソース/ドレイン領域3とN- ソース/ドレイン領域2との境界領域の一部に高濃度のP層4aを形成する。

請求項（抜粋）：

主表面を有する第1導電型の半導体領域と、前記半導体領域の主表面上にチャネル領域を挟むように所定の間隔を隔てて形成された第2導電型の1対のソース/ドレイン領域と、前記チャネル領域の一部に形成されるとともに、前記ソース/ドレイン領域よりも深く延びて形成された第1導電型の第1の高濃度不純物領域と、前記チャネル領域上にゲート絶縁層を介して形成されたゲート電極とを備えた、半導体装置。

FI (2件)：

H01L 29/78 301 H , H01L 29/78 301 S

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