半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：高田守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-218203
公開番号（公開出願番号）：特開平5-054652
出願日： 1991年08月29日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】センスアンプ内のインバータ回路の貫通電流の抑制を図る。【構成】センスアンプ2a内の、直列接続されたインバータ回路の前段のインバータ回路の入力側と後段のインバータ回路の出力側にそれぞれトランスミッションゲート12,17を設け、後段のインバータ回路の出力側と前段のインバータ回路の入力側をトランスミッションゲート18により接続する。センスアンプ2aのセンス時にトランスミッションゲート12,17を導通させ、センスアンプ2aの非センス時にトランスミッションゲート18を導通させる。【効果】センスアンプ2aの非センス時には、後段のインバータ回路の出力から前段のインバータ回路の入力への帰還により、前段のインバータ回路には後段のインバータ回路の出力である“H”/“L”レベルに確定した信号が与えられるので、前段のインバータ回路に貫通電流が流れず、無駄な電流が減る。

請求項（抜粋）：

メモリセルからの読みだし信号を増幅するセンスアンプを有する半導体記憶装置であって、前記センスアンプは、前記メモリセルからの読みだし信号を入力とする第1のスイッチと、前記第1のスイッチの出力を入力とする第1のインバータ回路と、前記第1のインバータ回路の出力を入力とする第2のインバータ回路と、前記第2のインバータ回路の出力を入力とし、出力が出力端子に接続された第2のスイッチと、前記第1のインバータ回路の入力と前記第2のインバータ回路の出力との間に接続された第3のスイッチとを備え、前記センスアンプの動作時に前記第1,第2のスイッチを導通状態に、前記第3のスイッチを非導通状態にし、前記センスアンプの非動作時に前記第1,第2のスイッチを非導通状態に、前記第3のスイッチを導通状態にするようにしたことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (3件)

特開昭58-034628
特開昭52-111341
特開昭62-099980

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