特許
J-GLOBAL ID：200903045947923233
排他制御可能なマルチプロセッサシステム
発明者：
出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平5-170075
公開番号（公開出願番号）：特開平7-028703
出願日： 1993年07月09日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】 処理ユニットの実効的な性能の向上、およびソフトウエアの生産性の向上が可能なマルチプロセッサシステムを提供すること。【構成】 キャッシュメモリの各エントリは、アドレス情報部211、ブロックデータ部212、各処理ユニットのタスク識別バスの信号線と同一のビット数からなり、アクセスを行ったタスクに対応するビットに値「1」を設定するタスク識別情報部213、処理ユニットで実行が終了(確定指示を出力)していないタスクがアクセスしたことを示す中間状態情報部214、バリッド部215、モディファイ部216、アドレスを比較する比較器217、タスク識別情報を比較する比較器218、比較器217から一致信号が出力し、かつバリッド部の内容が「1(有効)」である場合に信号線21Bに「オン」信号を出力するアンドゲート219から構成される。
請求項（抜粋）：
プロセッサおよびキャッシュメモリからなる複数の処理ユニットと、該複数の処理ユニットからシステムバスを介してアクセスされるメインメモリとから構成され、上記キャッシュメモリと上記メインメモリとの間でのデータ転送がブロック単位で行なわれるマルチプロセッサシステムにおいて、上記キャッシュメモリは、それぞれがデータを格納するブロックデータ部およびブロックの状態情報を格納するブロック状態情報部からなる複数のエントリからなり、上記プロセッサは、ブロックにアクセスする際にプロセッサで実行中の処理を識別するためのタスク識別情報を出力する手段を有し、上記キャッシュメモリは、上記システムバスを介してブロックにアクセスする際にタスク識別情報を出力する手段を有し、上記キャッシュメモリはプロセッサからのブロックのアクセスに対して、当該ブロックをブロック情報部に格納するエントリのブロック状態情報部に中間状態であることを示す情報、プロセッサからのアクセスに応じた状態およびタスク識別情報を設定する手段、およびプロセッサからの指示によってエントリのブロック状態情報部に格納されている中間状態を解除する手段を有し、他の処理ユニットが上記システムバスにアドレス、アクセス種別およびタスク識別情報を出力したとき、当該アドレスで指定されるブロックが格納されているエントリのブロック状態情報部に中間状態であることを示す情報がセットされており、さらに、当該エントリのブロック状態情報部に格納されている状態およびタスク識別情報と他の処理ユニットが出力したアクセス種別およびタスク識別情報とが予め定められた組み合わせの場合、アドレス出力元の処理ユニットに対して中間状態のブロックに対してアクセスを行った旨の通知を行うようにした手段を有するものであることを特徴とする排他制御可能なマルチプロセッサシステム。
IPC (2件)：
G06F 12/08 310
, G06F 9/46 360
