特許

J-GLOBAL ID：200903045955416090

2ビット・エラーを検出し、構成要素の障害によるエラーを訂正するためのシステムおよび方法

発明者： サイファー,ロバート
出願人/特許権者： サン・マイクロシステムズ・インコーポレイテッド
代理人 (1件)： 山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2001-519267
公開番号（公開出願番号）：特表2003-507985
出願日： 2000年08月01日
公開日（公表日）： 2003年02月25日
要約：

【要約】データ・ブロック内のエラーを検出し、訂正するためのシステムは、保護されるべきデータを受け取り符号化するチェック・ビット生成ユニットを含む。チェック・ビット生成ユニットは、複数の論理グループにそのデータを分割する。チェック・ビット生成ユニットは、論理グループのそれぞれに対するパリティ・ビットを生成し、さらに一対のグローバル・エラー訂正コードを生成する。エラー訂正ユニットは、データの論理グループのそれぞれに対して、受け取ったデータと元のパリティ・ビットに基づいてパリティ・エラー・ビットを生成し、ならびに第1および第2のシンドローム・コードを生成するように構成されている。

請求項（抜粋）：

複数のデータ・ビットを受け取るチェック・ビット生成ユニットであって、前記データ・ビットの複数のグループのそれぞれに対応するパリティ・ビットを生成するように構成され、前記複数のグループの対応するグループにそれぞれが個別に関連付けられているエラー訂正符号の集合の第1の所定の組合せを示す第1のグローバル・エラー訂正符号を生成するように構成され、エラー訂正符号の前記集合の第2の所定の組合せを示す第2のグローバル・エラー訂正符号を生成するように構成されるチェック・ビット生成ユニットと、 前記複数のデータ・ビット、前記複数のグループのそれぞれに対する前記パリティ・ビット、前記第1のグローバル・エラー訂正符号、および前記第2のグローバル・エラー訂正符号を受け取るように結合されているエラー訂正ユニットであって、受け取った際に、前記データ・ビットの前記複数のグループのそれぞれに対するパリティ・エラー・ビットを生成するように構成され、前記複数のグループのパリティ・エラー・ビットの偶数の合計数がアサートされている場合、前記複数のグループの任意のグループにおける異なる位置の2ビット・エラーの存在を判定するために、前記第1のグローバル・エラー訂正符号に基づいて第1のグローバル・シンドローム・コードを生成するように構成され、前記複数のグループのパリティ・ビットの偶数の合計数がアサートされている場合、エラーの位置を判定するために、前記第2のグローバル・エラー訂正符号に基づいて第2のグローバル・シンドローム・コードを生成するように構成されるエラー訂正ユニットとを備えるデータ・エラーを訂正するシステム。

IPC (4件)：

H03M 13/09 ,  G06F 11/10 330 ,  G06F 11/10 ,  H03M 13/19

FI (4件)：

H03M 13/09 ,  G06F 11/10 330 G ,  G06F 11/10 330 S ,  H03M 13/19

Fターム (20件)：

5B001AA02 ,  5B001AA03 ,  5B001AA13 ,  5B001AB01 ,  5B001AB03 ,  5B001AD01 ,  5B001AD03 ,  5B001AD04 ,  5B001AD06 ,  5B001AE03 ,  5J065AA01 ,  5J065AB01 ,  5J065AC02 ,  5J065AC03 ,  5J065AD01 ,  5J065AD05 ,  5J065AG02 ,  5J065AH01 ,  5J065AH05 ,  5J065AH06