特許
J-GLOBAL ID：200903045997700464
高解像度プログラマブル・パルス発生器
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
合田 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-296662
公開番号（公開出願番号）：特開平6-232709
出願日： 1993年11月26日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 それぞれタイミングを「オンザフライ」で変更できる、すなわち1テスタ・サイクル内でプログラマブル遅延を修正することができ、既存の遅延回路の制限のない、高解像度プログラマブル遅延回路(HRPDC)を構成単位として使用する、プログラマブル・パルス発生器を提供すること。【構成】 このパルス発生器は、粗遅延と微細遅延と超微細遅延の3つの構成要素に細分される、タイミング制御アレイと、それぞれタイミング制御アレイによって制御される複数のタイミング発生器と、さらに複数のHRPDCプログラマブル遅延回路と、各サイクル内でパルス遅延及びパルス・エッジを修正するように適当に組み合わされた固定遅延ブロックを含む。
請求項（抜粋）：
サイクル時間を有するクロック信号を受け取るための入力を有し、N個の出力を有する、1-Nデマルチプレクサと、相互に直列に接続され、それぞれ前記デマルチプレクサの前記N個の出力のうちの1つによって制御される、N個の論理ゲートと、所定の遅延を定義する信号を受け入れるための入力と、前記デマルチプレクサを駆動して、前記ゲートのうちの少なくとも1つのゲート中を前記クロックを伝播させ、前記N個の論理ゲートのうちの最後の論理ゲートで、前記クロック信号に対して遅延した信号を出力するための出力とを有する、レジスタとを備え、前記所定の遅延が、前記クロック信号が前記デマルチプレクサ中を伝播するのに必要な時間に等しい時間間隔の後に新しい遅延に再プログラムされ、前記時間間隔が、前記クロック信号のサイクル時間より小さく、前記クロック信号が前記N個の論理ゲートすべて中を伝播するのに必要な時間より小さいことを特徴とする、プログラマブル遅延回路。
IPC (2件)：
前のページに戻る
