特許
J-GLOBAL ID：200903045998576147

二重化装置

発明者：
松好 拓也

松好 拓也 について


出願人/特許権者：
日本電気通信システム株式会社

日本電気通信システム株式会社 について


代理人 (1件)： 岩壁 冬樹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-211439
公開番号（公開出願番号）：特開2003-030057
出願日： 2001年07月11日
公開日（公表日）： 2003年01月31日
要約：
【要約】【課題】 主記憶装置内のデータビットにエラーが発生したとしても主記憶装置の容量に関らず迅速にそのエラー修正ができるとともに、双方の処理装置における主記憶装置に対するアクセスの同期を保つことができる二重化装置を提供する。【解決手段】 処理装置1および処理装置2における主記憶制御装置12は、中央処理装置13からの指示により主記憶装置11から読み出したデータにエラーが発生している場合に、そのデータのエラーアドレスを蓄積するエラーアドレス保持手段315を備え、主記憶装置11に対するリフレッシュの度に、主記憶装置11内のエラーアドレスにおけるデータを修正し、修正データを主記憶装置11に格納する。
請求項（抜粋）：
一の処理装置が他の処理装置に同期して動作し、各処理装置が、主記憶装置および前記主記憶装置に対するアクセス制御を行う主記憶制御部とを有する二重化装置であって、前記主記憶制御部は、前記主記憶装置から読み出したデータにエラーがあった場合に、そのデータのエラーアドレスを蓄積するエラーアドレス保持手段を備え、所定の周期毎に、前記エラーアドレス保持手段から出力されるアドレス情報に基づいて、エラーデータの修正を行い、その修正データを前記主記憶装置内に格納することを特徴とする二重化装置。
IPC (4件)：
G06F 12/16 310 ,  G06F 12/16 320 ,  G06F 3/06 305 ,  G06F 11/18 310
FI (4件)：
G06F 12/16 310 C ,  G06F 12/16 320 M ,  G06F 3/06 305 F ,  G06F 11/18 310 A
Fターム (16件)：
5B018GA04 ,  5B018HA14 ,  5B018HA21 ,  5B018MA01 ,  5B018QA04 ,  5B034AA01 ,  5B034CC01 ,  5B034CC02 ,  5B034DD01 ,  5B034DD06 ,  5B065CA11 ,  5B065CC08 ,  5B065CE12 ,  5B065EA01 ,  5B065EA36 ,  5B065ZA13
引用特許：
出願人引用 (2件)
  • 特開昭59-168997
  • 特開昭59-224000
審査官引用 (2件)
  • 特開昭59-168997
  • 特開昭59-224000

前のページに戻る

TOP

BOTTOM