特許
J-GLOBAL ID：200903046032233258
DRAM用保持電圧回路及びビット線クランプ回路とその方法
発明者：
出願人/特許権者：
,
代理人 (1件)：
萼 経夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-263046
公開番号（公開出願番号）：特開平5-266664
出願日： 1992年09月04日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 ビット線のプリチャージまたは平衡に関連する半導体メモリ回路のビット線クランプ回路、及びDRAMメモリセルのキャパシタプレートに中間電圧を供給するための電源回路を提供すること。【構成】 DRAMにVssとVccとの中間電圧を与える供与回路を、セルキャパシタプレートとビット線クランプトランジスタの両方に結合する。供与回路は、平衡信号と回復完了信号とのアンド論理回路を備えて、プリチャージ期間の開始部分でタイミング信号を与える。この信号は、負荷として動作する第1,第2のトランジスタをオンにし、第1,第2のノードにおいて電圧を発生する。この電圧は目標保持電圧より1遷移電圧だけ高く、この電圧を記憶キャパシタと、駆動トランジスタ及び第3のトランジスタのゲート電極に記憶する。駆動トランジスタは、選択的に動作電圧を保持線に結合する。論理回路がオフとなった後、キャパシタに記憶されたオフセット電圧が駆動トランジスタを制御して目標保持電圧を保持線に結合させる。
請求項（抜粋）：
複数のビット線(10,11) をメモリアレイ内に有し、複数のメモリセル(15)を前記ビット線の各々に沿って配置し、前記アレイに対する1組のセンス増幅器(14)を前記ビット線に結合し、ビット線と保持線(22)との間に結合された平衡/プリチャージ手段(16,18,20)によって前記ビット線を平衡化しかつプリチャージし、前記保持線が保持電圧回路(40)に結合されている集積回路メモリにおいて、目標保持電圧を前記保持線に送出する保持電圧回路(40)が、(1) 動作電圧源を前記保持線に結合する導電率制御可能な経路を有する第1,第2及び第3のトランジスタ(46,44,48)と、プリチャージ期間に関連したタイミング信号を受け取る手段(42)とを備え、前記第1、第2及び第3のトランジスタの少なくとも1つは、前記タイミング信号に応答するため前記手段(42)の出力に結合されており、さらに、前記第1,第2及び第3のトランジスタの少なくとも1つに関連した第1のノード(45)を備え、前記第2のトランジスタが選択的に第1のノードを保持線から分離するように結合されて、前記第1のノードに第1の電圧を発生する第1手段、(2) 前記ノードに結合され、前記第1の電圧を記憶する記憶手段(52)、(3) 応答的に前記記憶手段と結合された駆動トランジスタ(50)を備え、前記目標保持電圧を発生する第2手段、とを備えていることを特徴とするDRAM用保持電圧回路。
引用特許：
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