特許

J-GLOBAL ID：200903046068819283

半導体装置の製造方法

発明者： 武内 英樹
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-236118
公開番号（公開出願番号）：特開平9-064194
出願日： 1995年08月22日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 ポリシリコン配線を有する半導体装置におけるゲート絶縁膜の界面準位の低減を効果的に行う。【解決手段】 シリコン基板1にMOS型トランジスタを形成した後、このMOS型トランジスタを被覆する層間絶縁膜9を形成する。その後、不純物拡散層2bに到達するビット配線用のコンタクトホール10を層間絶縁膜9に形成する。然る後、水素雰囲気で350°C〜800°Cの範囲の熱処理を施してから、ポリシリコンからなるビット配線11を形成する。【効果】 ゲート酸化膜4にコンタクトホール10から水素を供給することができるので、ゲート酸化膜4の界面準位を大幅に低減でき、DRAMのリフレッシュ特性が向上する。

請求項（抜粋）：

半導体基板に形成されたMOS型トランジスタを被覆する絶縁膜を形成する第1の工程と、前記MOS型トランジスタのソースおよびドレインの少なくともいずれか一方に達するコンタクトホールを前記絶縁膜に形成する第2の工程と、水素シンター処理を施すことにより、前記コンタクトホール近傍に配置された前記MOS型トランジスタのゲート絶縁膜に水素を供給する第3の工程と、前記コンタクトホールにおいて前記ソースおよびドレインの少なくともいずれか一方と接続されるシリコンを含有した導電膜を形成する第4の工程とを有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 371 ,  H01L 27/115 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 27/08 102 C ,  H01L 27/10 371 ,  H01L 27/10 434 ,  H01L 27/10 681 B