特許

J-GLOBAL ID：200903046070376453

PLL回路装置

発明者： 塩月 龍太郎
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-260392
公開番号（公開出願番号）：特開平5-102848
出願日： 1991年10月08日
公開日（公表日）： 1993年04月23日
要約：

【要約】【目的】 PLL 回路に関し、簡単な回路構成で同期外れの場合にも出力周波数、つまりスレーブクロックの周波数の変動を抑制できるPLL 回路装置を提供することを目的とする。【構成】 入力されるマスタクロックMCLKと出力されるスレーブクロックSCLKとの位相を比較し、その比較結果により電圧制御発振器25を制御して前記スレーブクロックSCLKを得るPLL 回路2を備えるPLL 回路装置において、マスタクロックMCLKとスレーブクロックSCLKとの位相スリップを検出する回路310 と、該回路310 が位相スリップを検出した場合に電圧制御発振器25を自走させる手段とで構成される。

請求項（抜粋）：

入力されるマスタクロック(MCLK)と出力されるスレーブクロック(SCLK)との位相を比較し、その比較結果により電圧制御発振器(25)を制御して前記スレーブクロック(SCLK)を得るPLL 回路(2)を備えるPLL 回路装置において、マスタクロック(MCLK)とスレーブクロック(SCLK)との位相スリップを検出する回路(310) と、該回路(310) が位相スリップを検出した場合に電圧制御発振器(25)を自走させる手段とを具備することを特徴とするPLL 回路装置。