特許

J-GLOBAL ID：200903046078953140

PLL回路

発明者： 樫山 俊二
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 奈良 武
公報種別：公開公報
出願番号（国際出願番号）：特願平7-187431
公開番号（公開出願番号）：特開平8-235789
出願日： 1995年07月24日
公開日（公表日）： 1996年09月13日
要約：

【要約】【課題】 本発明は、水平同期信号の位相ずれに対する追従性が良好なPLL回路を提供する。【解決手段】 位相検出回路1、ローパスフィルタ2、電圧制御発振器3及び可変分周回路4から構成されるPLL回路10において、アンドゲート6により位相検出回路1に入力される水平同期信号の位置のずれを検出し、このアンドゲート6の出力により上記可変分周回路4の分周比を変えて水平同期信号の位相ずれを吸収するものである。

請求項（抜粋）：

位相検出回路、ローパスフィルタ、電圧制御発振器及び可変分周回路から構成されるPLL回路において、上記位相検出回路に入力されるタイミング信号の位置のずれを検出する検出回路と、この検出回路の検出出力により上記可変分周回路の分周比を変える制御回路と、を具備したことを特徴とするPLL回路。

IPC (6件)：

G11B 20/14 351 ,  H03L 7/14 ,  H04N 3/15 ,  H04N 5/06 ,  H04N 5/12 ,  H04N 5/765

FI (6件)：

G11B 20/14 351 Z ,  H03L 7/14 Z ,  H04N 3/15 ,  H04N 5/06 Z ,  H04N 5/12 A ,  H04N 5/91 L