特許

J-GLOBAL ID：200903046139481297

高分解能時間計測装置

発明者： 片野 和也
出願人/特許権者： 横河電機株式会社
代理人 (1件)： 小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平5-171602
公開番号（公開出願番号）：特開平7-027880
出願日： 1993年07月12日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】T/V変換回路の端数パルスの校正を木目細かく行うことができるようにし、時間測定の分解能および精度の向上を図る。【構成】入力パルスの時間幅を、基準クロックを計数して求めると共にその基準クロックでは計数できない端数パルスは電圧に変換するT/V変換回路を備え、基準クロックの計数値から時間幅を求めると共に、端数パルスについては変換電圧と時間幅の関係から端数パルスの時間幅を算出するようにして、入力パルスの時間幅を知るように構成した時間計測装置において、基準クロックと異なる周波数の複数の校正用クロックを発生する手段と、前記校正用の各クロックが入力されるごとにそのクロックの1周期に等しい時間幅の単発パルスを校正パルスとして発生する校正パルス発生回路と、前記各校正パルスを前記T/V変換回路に与えて端数パルスに対する時間変換係数を校正するように構成する。

請求項（抜粋）：

入力パルスの時間幅を、基準クロックを計数して求めると共にその基準クロックでは計数できない端数パルスは電圧に変換するT/V変換回路を備え、基準クロックの計数値から時間幅を求めると共に、端数パルスについては変換電圧と時間幅の関係から端数パルスの時間幅を算出するようにして、入力パルスの時間幅を知るように構成した時間計測装置において、基準クロックと異なる周波数の複数の校正用クロックを発生する手段と、前記校正用の各クロックが入力されるごとにそのクロックの1周期に等しい時間幅の単発パルスを校正パルスとして発生する校正パルス発生回路と、前記各校正パルスを前記T/V変換回路に与えて端数パルスに対する時間変換係数を校正するように構成したことを特徴とする高分解能時間計測装置。