特許
J-GLOBAL ID：200903046185987588
並列時分割多重化メモリスイッチ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-204822
公開番号（公開出願番号）：特開平7-059126
出願日： 1993年08月19日
公開日（公表日）： 1995年03月03日
要約：
【要約】【目的】 並列時分割多重化メモリスイッチ回路のメモリの総ビット数を削減。【構成】 入出力パス数n、並列数mに対しnをn/m個ずつのm群に分割し、並列変換回路で各群毎に、n/m個並列・nビット直列のnビット単位にnビット並列・n/mワード直列のm倍並列・m倍低速の並列信号に変換。m個のメモリスイッチ回路毎にnビット並列・n/m2 ワードのメモリをm個設け、m個のメモリにメモリスイッチ回路の出力パスn/m個に接続される最大n/m個の入力パスの信号を、先の並列交換されたm群のnビット並列・n/mワード直列信号から1〜n/mのワードタイミング毎に選択し、m個のメモリの1〜n/m2番地に全て書込む。各メモリスイッチ回路毎にm個のメモリから各メモリスイッチ回路の出力パスn/m個に接続される入力パスn/m個を、対応メモリの対応番地から出力パス順に対応する1〜n/mのワードタイミング毎に選択し、nビット並列・n/mワード直列の低速並列出力信号を読出す。
請求項（抜粋）：
n個の入力パスからのn並列・ビット直列信号を、パス順にn/mパス毎の群(mは2以上の整数)に分割し、m群毎にn/mパスからのn/m並列・nビット直列信号単位に、m倍並列・m倍低速のn並列・n/mワード直列信号に変換する直並列変換回路と、前記m群の直並列変換回路のm個のn並列・n/mビット直列信号出力から、第m群のn/m個の出力パスに接続する最大n/m個のn並列入力信号を、1ワードタイミング毎に最大m個・1〜n/mのワードタイミング間に最大n/m個・1回路あたり最大n/m2 個選択するm個のn並列・m:1選択回路と、該選択回路のn並列・n/m2 ビット直列出力信号をアドレス1番地〜n/m2 番地の何れかの番地に重ならない様に順次書込むm個のnビット並列・n/m2 ワードのメモリと、該m個のメモリから、出力パスn/m個のパス順に、該当入力パスの信号を書込んだメモリから1メモリあたり最大n/m2 ワードづつ、合計n/mワードのn並列・n/mワード直列信号を選択読み出しする読み出しアドレス発生回路と、該m個のメモリからのn並列・n/mワード直列の並列低速信号出力をn/m並列・nビット直列信号に変換する並直列変換回路とを有することを特徴とする並列時分割多重化メモリスイッチ回路。
IPC (2件)：
H04Q 3/52 101
, H04Q 11/04
