LSIのクロック制御方法、LSI及び複合LSIシステム

発明者： ,
出願人/特許権者： ,
代理人 (1件)：鈴木誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-274249
公開番号（公開出願番号）：特開平11-110066
出願日： 1997年10月07日
公開日（公表日）： 1999年04月23日
要約：

【要約】【課題】 LSI外から観測したクロック入力からデータ出力までのディレイを小さく見せ、LSI間データ転送の高速化を図る。【解決手段】 LSI1内にPLLを設け、外部からの入力クロックをPLLの参照入力とし、該PLLの出力をクロック分配系に入力し、該クロック分配系の出力をフリップフロップ(FF)群の入力クロックとするともに、該クロック分配系の出力の一つをディレイゲートを介してPLLのフィードバック入力に戻し、上記ディレイゲートのディレイ量を、クロック入力バッファのディレイ量、FFのクロック入力からデータ出力までのディレイ量、及びデータ出力バッファのディレイ量の和(LSI突き抜けディレイ量)とする。

請求項（抜粋）：

クロックに同期して動作する複数の論理素子と、外部からクロックを入力して前記複数の論理素子にクロックを分配するクロック分配回路を内蔵してなるLSIのクロック制御方法であって、参照入力とフィードバック入力の位相が一致するように出力の位相を調整する位相同期ループ回路(PLL回路)を設け、外部から入力したクロックをPLL回路の参照入力とし、該PLL回路の出力をクロック分配回路に入力し、該クロック分配回路の出力を各論理素子に分配するとともに、該クロック分配回路の出力の一つを遅延素子に介して該PLL回路のフィードバック入力に戻し、前記遅延素子の遅延量を、当該LSIのクロック入力から当該LSIからのデータ出力までの遅延量(LSI突き抜け遅延量)あるいはそれに近い遅延量にすることを特徴とするLSIのクロック制御方法。

IPC (4件)：

G06F 1/10 , H03K 5/13 , H03K 5/15 , H03L 7/081

FI (4件)：

G06F 1/04 330 A , H03K 5/13 , H03K 5/15 G , H03L 7/08 J

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