特許

J-GLOBAL ID：200903046207031653

半導体装置

発明者： 森 日出樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平7-025901
公開番号（公開出願番号）：特開平8-204138
出願日： 1995年01月20日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 MISキャパシタを有する半導体装置におけるMISキャパシタの容量値の電圧依存性を抑制する。【構成】 n+ 型不純物拡散層5からなる下部電極とSi3 N4 膜8からなる絶縁膜とAl電極9からなる上部電極とによりMISキャパシタC1 を形成し、p+ 型不純物拡散層6からなる下部電極とSi3 N4 膜8からなる絶縁膜とAl電極9からなる上部電極とによりMISキャパシタC2 を形成し、これらのMISキャパシタC1 、C2 を並列接続する。n+ 型不純物拡散層5およびp+ 型不純物拡散層6の不純物濃度は等しくする。

請求項（抜粋）：

半導体基体中に設けられた第1導電型の第1の不純物拡散層からなる第1の下部電極と、上記半導体基体中に上記第1の不純物拡散層と分離して設けられ、かつ上記第1の不純物拡散層の不純物濃度とほぼ等しい不純物濃度を有する第2導電型の第2の不純物拡散層からなる第2の下部電極と、上記第1の不純物拡散層上に選択的に設けられた第1の絶縁膜と、上記第2の不純物拡散層上に選択的に設けられた第2の絶縁膜と、上記第1の絶縁膜上に設けられた第1の上部電極と、上記第2の絶縁膜上に設けられた第2の上部電極とを有し、上記第1の下部電極と上記第1の絶縁膜と上記第1の上部電極とにより第1のMISキャパシタが形成されているとともに、上記第2の下部電極と上記第2の絶縁膜と上記第2の上部電極とにより第2のMISキャパシタが形成され、上記第1の下部電極と上記第2の下部電極とが互いに電気的に接続され、かつ上記第1の上部電極と上記第2の上部電極とが互いに電気的に接続されていることを特徴とする半導体装置。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 29/43

FI (2件)：

H01L 27/04 C ,  H01L 29/46 Z