特許

J-GLOBAL ID：200903046215465190

半導体素子実装方法

発明者： 大西 哲也 ,  若本 節信 ,  増井 捷宏
出願人/特許権者： シヤープ株式会社
代理人 (1件)： 川口 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-231924
公開番号（公開出願番号）：特開平5-074854
出願日： 1991年09月11日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 半導体素子を基板に容易に且つ高い信頼度で実装することのできる半導体素子実装方法を提供する。【構成】 先ず、配線済みの基板21に接続電極引き出し用の配線電極パターン26を形成した後に金メッキ等を施して、基板を形成する。次いで、フェースダウンタイプの半導体素子実装デバイスに上述のようにして形成された基板21を載せ、基板21の配線電極パターン26を認識した後、専用ツールを基板21の配線電極パターン26上のボンディングポイントに押し当て、パルス的に熱を加え、加圧することにより配線電極パターン26を塑性変形させ、配線電極パターン26の一部に突起部28を形成する。次いで、基板21に図示していない異方性導電性樹脂を接続用材料として塗布し、基板21上の突起部28と、半導体素子22上に形成された突起電極とを重ね合わせてボンディング(接合)し、電気的に接続する。

請求項（抜粋）：

基板に設けられている配線電極と半導体素子に設けられているチップ電極とを接合して該半導体素子を該基板に実装する半導体素子実装方法であって、前記配線電極を塑性変形させることにより該配線電極に突起部を形成し、該突起部と前記チップ電極とを接合することを特徴とする半導体素子実装方法。