特許

J-GLOBAL ID：200903046218386437

半導体メモリ装置

発明者： 竹内 幹 ,  谷口 泰弘 ,  宿利 章二 ,  平木 充 ,  田中 利広
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-264283
公開番号（公開出願番号）：特開2000-101039
出願日： 1998年09月18日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】情報読出し信号電圧を大きくできる高信頼,高集積の階層ビット線構成のPROM,DRAM,強誘電体メモリを提供する。【解決手段】メインビット線の配線高さを、電源線,接地線,裏打ち低抵抗ワード線の配線高さに比べて、二分の一以下にする。メインビット線を電源線,接地線,裏打ち低抵抗ワード線とは別の層で配線高さを小さく形成する。望ましくは、銅またはタングステンを主元素として最上層に形成する。

請求項（抜粋）：

メインビット線と、上記メインビット線にスイッチを介して電気的に接続する複数のサブビット線と、上記サブビット線に接続された複数のメモリセルと、上記メインビット線上に読み出された上記メモリセルの記憶情報を検知する、上記メインビット線に接続されたセンスアンプとが同一半導体チップ上に設けられ、上記メインビット線の配線の高さは、上記半導体チップの外部から与えられる、または上記半導体チップに設けられた電源電位発生回路から与えられる電源電位および接地電位を上記センスアンプへ供給するための主たる配線層の高さの二分の一以下であることを特徴とする半導体メモリ装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/41 ,  G11C 11/401

FI (3件)：

H01L 27/10 681 B ,  G11C 11/34 301 E ,  G11C 11/34 371 K

Fターム (29件)：

5B015JJ31 ,  5B015KA37 ,  5B015PP01 ,  5B015PP03 ,  5B015PP07 ,  5B015QQ16 ,  5B015QQ17 ,  5B024AA07 ,  5B024BA05 ,  5B024CA16 ,  5B024CA21 ,  5F083AD11 ,  5F083CR11 ,  5F083ER22 ,  5F083FR02 ,  5F083GA03 ,  5F083GA09 ,  5F083JA37 ,  5F083JA39 ,  5F083KA02 ,  5F083KA06 ,  5F083LA03 ,  5F083LA10 ,  5F083LA17 ,  5F083LA18 ,  5F083MA06 ,  5F083MA19 ,  5F083PR42 ,  5F083PR52