特許

J-GLOBAL ID：200903046226085721

集積回路装置の製造方法

発明者： 申 大▲堤▼ ,  原田 秀樹
出願人/特許権者： 富士通株式会社 ,  株式会社九州富士通エレクトロニクス
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-042770
公開番号（公開出願番号）：特開平5-243223
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：

【要約】【目的】 電極段差,素子分離領域による段差,配線段差等の段差を平坦化する集積回路装置の製造方法に関し、バルク段差を平坦化し、その上に形成するViaや配線の製造工程のマージンを大きくする。【構成】 LOCOS酸化膜2やゲート電極4によって生じた段差を有する半導体装置の表面に必要に応じてCVD-SiO2 膜7等を形成した後、ポリシラザン膜8をスピンコート等によって形成し、比較的低温でキュアして酸化,緻密化する。このキュア温度を可能であれば550°C以上にしてより緻密化することができる。また、段差を有する表面上にポリシラザンを塗布してキュアした後に段差の上部に存在し段差の平坦化に寄与しない部分を除去してより平坦化するとともに、積層されるCVD膜相互間の密着性を改善し、また、ポリシラザンが持っていた窒素に起因するアンモニアの放出を低減して金属配線の侵食を防ぐ。

請求項（抜粋）：

電極段差,素子分離領域による段差等のバルク段差を有する表面にポリシラザンを塗布しキュアすることによってポリシラザンを酸化および緻密化して段差部を平坦化する工程を含むことを特徴とする集積回路装置の製造方法。

IPC (4件)：

H01L 21/3205 ,  C08G 77/62 NUM ,  H01L 21/90 ,  H01L 27/04