特許
J-GLOBAL ID：200903046272314751
シナプス回路およびそれを用いたニューロコンピュータ
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-055325
公開番号（公開出願番号）：特開平6-266867
出願日： 1993年03月16日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】 大規模ニューラルネットワークを構成する際には、素子の微細化と低消費電力化が必要である。本発明では、信号にパルス密度を用い、シナプス演算に微小な基板電流を用いることにより消費電力の小さなシナプス回路およびそれを用いたニューロコンピュータを実現可能とする。【構成】 チャージポンピング現象を利用し、2個のトランジスタでシナプス回路を構成することにより、大規模ニューラルネットワークを実現する。すなわち、1つのシナプス回路を、(a)チャージポンピング現象を用いた2重電極型(フローテイング型)MOSトランジスタM1と、(b)アナログ入力を制御するMOSトランジスタM2で構成する。シナプス演算の出力は微小な基板電流であるため、複数のシナプス回路を接続しても、低消費電力でネットワークを構成できる。
請求項（抜粋）：
パルス入力とアナログ重み値のシナプス乗算を行なうシナプス回路において、上記シナプス回路が、第1下層ゲート電極と第2上層ゲート電極から構成される1個のフローテイングゲート型の第1のMOSトランジスタと、1個の薄膜トランジスタ型または通常型の第2のMOSトランジスタから構成され、上記第2のMOSトランジスタのソースまたはドレイン電極が、上記フローテイングゲート型の第1のMOSトランジスタの第1下層ゲート電極に接続され、上記シナプス演算の結果を上記フローテイングゲート型の第1のMOSトランジスタの基板電流として出力することを特徴とするシナプス回路。
IPC (2件)：
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