特許
J-GLOBAL ID：200903046290023152
EEPROM内蔵集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-312970
公開番号（公開出願番号）：特開平5-151800
出願日： 1991年11月28日
公開日（公表日）： 1993年06月18日
要約：
【要約】【構成】 バーンイン試験実施前に、外部より、EEPROM1にデータを書き込んでおき、クロック信号に同期させ、EEPROM1から読み出した入力データを第一データレジスタ5及び第二データレジスタ6で保持し、EEPROM1へ出力し、書き込むことにより、各アドレスのデータを移動させて、ダイナミックバーンイン試験を行う。【効果】 簡単な入力信号と回路構成を加えることにより、従来のCPUを備えていないICのバーンイン試験のコスト低減が図れる。
請求項（抜粋）：
EEPROM内蔵集積回路において、書き込みアドレスを順次進めながら、外部より順次入力されるテスト用データを上記EEPROMに書き込む、初期データ書き込み回路と、上記EEPROMより読み出したテスト用データを、再び上記EEPROMに書き込む、テスト用データ読み出し・再書き込み回路であって、上記EEPROMのアドレスn番地(n≧0)から読み出したデータを上記EEPROMのアドレスn+1番地へ、及びアドレス最終番地から読み出したデータを上記EEPROMのアドレス0番地へ書き込むテスト用データ読み出し・再書き込み回路とを有することを特徴とするEEPROM内蔵集積回路。
IPC (2件)：
G11C 29/00 303
, G11C 16/06
