特許
J-GLOBAL ID：200903046316836262
メモリ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願2001-116600
公開番号（公開出願番号）：特開2002-311099
出願日： 2001年04月16日
公開日（公表日）： 2002年10月23日
要約：
【要約】【課題】 試験用の入出力ピンの本数を削減し、かつ制御レジスタの内容をチェックできるメモリ制御回路を提供する。【解決手段】 入力ピン20から与えられた8ビットの試験データは、拡張部21で32ビットに拡張され、セレクタ22を介してコア部10の入力端子CIに与えられる。一方、コア部10の出力端子COから出力される32ビットのデータは、CPU1に与えられると共に、縮退部28で8ビットに圧縮されてセレクタ31に与えられる。また、出力端子COから出力される32ビットのデータの内、下位8ビットがセレクタ31に与えられる。コア部10の機能を試験する場合、切替信号TSTによって縮退部31側を選択する。また、コア部10内の制御レジスタ11の内容をチェックする場合は、切替信号TSTによって32ビットのデータの下位8ビットを選択する。
請求項（抜粋）：
中央処理装置側から与えられるアドレス信号及び制御信号に基づいて、制御対象のメモリに対してデータの書き込み及び読み出しの制御を行うメモリ制御回路において、前記メモリの制御に必要な情報を設定するためにmビット以下の記憶容量を有する制御レジスタと、mビットの試験用のデータが並列に与えられる入力ピンと、前記入力ピンに与えられたデータをnビットに拡張する拡張部と、前記拡張部または前記中央処理装置から与えられたnビットのデータを、試験モードと通常モードを切り替えるモード信号に基づいて選択して入力する第1の選択部と、前記中央処理装置へ並列に出力するnビットのデータをmビットに圧縮する縮退部と、前記縮退部で圧縮されたmビットのデータまたは前記中央処理装置へ並列に出力するnビットのデータの内の下位のmビットのデータを、切替信号に基づいて選択する第2の選択部と、前記第2の選択部で選択されたmビットのデータを並列に出力する出力ピンとを、備えたことを特徴とするメモリ制御回路。
IPC (3件)：
G01R 31/28
, G06F 11/22 310
, G11C 11/401
G06F 11/22 310 D
, G01R 31/28 B
, G11C 11/34 371 A
, G01R 31/28 V
2G132AA08
, 2G132AB01
, 2G132AK07
, 2G132AK15
, 5B048AA19
, 5B048CC11
, 5B048FF01
, 5M024AA56
, 5M024AA90
, 5M024BB30
, 5M024BB38
, 5M024MM02
, 5M024MM04
, 5M024MM05
, 5M024PP01
, 5M024PP02
