特許
J-GLOBAL ID：200903046343546403

半導体装置

発明者：
奥田 孝

奥田 孝 について

, 
森本 康夫

森本 康夫 について

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丸山 裕子

丸山 裕子 について

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熊本 敏夫

熊本 敏夫 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について

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株式会社ルネサスデバイスデザイン

株式会社ルネサスデバイスデザイン について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2004-000976
公開番号（公開出願番号）：特開2005-197396
出願日： 2004年01月06日
公開日（公表日）： 2005年07月21日
要約：
【課題】 外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置を提供する。【解決手段】 半導体装置は、主表面1aを含む半導体基板1と、主表面1a上に規定された容量形成領域22に形成され、所定の方向に延在する複数の配線11と、容量形成領域22の周縁に配置された配線11pに隣り合い、所定の方向に延在し、電位固定された複数の配線12と、主表面1a上に形成され、複数の配線11の各々の間と、隣り合う配線11および配線12の間とを充填する絶縁体層5とを備える。複数の配線11および12は、主表面1aに平行な平面21内においてほぼ等しい間隔を隔てて配置され、かつ所定の方向に対してほぼ直角方向に並んで配置されている。【選択図】 図1
請求項（抜粋）：
主表面を含む半導体基板と、 前記主表面上に規定された容量形成領域に形成され、所定の方向に延在する複数の第1配線と、 前記容量形成領域の周縁に配置された前記第1配線に隣り合い、前記所定の方向に延在し、電位固定された複数の第2配線と、 前記主表面上に形成され、前記複数の第1配線の各々の間と、隣り合う前記第1配線および第2配線の間とを充填する絶縁体層とを備え、 前記複数の第1配線および前記複数の第2配線は、前記主表面に平行な第1平面内においてほぼ等しい間隔を隔てて配置され、かつ前記所定の方向に対してほぼ直角方向に並んで配置されている、半導体装置。
IPC (4件)：
H01L21/822 ,  H01L21/3205 ,  H01L21/768 ,  H01L27/04
FI (4件)：
H01L27/04 C ,  H01L21/88 A ,  H01L21/90 B ,  H01L21/88 S
Fターム (28件)：
5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033JJ04 ,  5F033JJ08 ,  5F033JJ11 ,  5F033KK04 ,  5F033KK08 ,  5F033KK11 ,  5F033RR04 ,  5F033RR11 ,  5F033RR13 ,  5F033RR14 ,  5F033RR15 ,  5F033SS04 ,  5F033VV01 ,  5F033VV03 ,  5F033VV10 ,  5F033XX23 ,  5F038AC04 ,  5F038AC05 ,  5F038AC06 ,  5F038AC15 ,  5F038BH09 ,  5F038BH10 ,  5F038BH19 ,  5F038CD13 ,  5F038EZ20
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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