特許

J-GLOBAL ID：200903046431763937

半導体メモリ

発明者： 木地 昭雄
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-356418
公開番号（公開出願番号）：特開平6-195979
出願日： 1992年12月22日
公開日（公表日）： 1994年07月15日
要約：

【要約】【目的】 読み出し時のアクセス時間の低下を最小限に抑えながら、低電圧動作のマージンを上げる。【構成】 記憶素子Mおよび電源P間に、ドレインが電源に接続され、ソースおよびゲートが第1のインバータI1,第2のインバータI2のPMOSトランジスタ1,3のソースに接続される電圧低下用PMOSトランジスタ50を設置する。

請求項（抜粋）：

直列接続されたPMOSトランジスタおよびNMOSトランジスタからなる各一の第1のインバータおよび第2のインバータと、該第1のインバータおよび第2のインバータからなり、上記第1のインバータの入力が第2のインバータの出力に接続され、かつ上記第1のインバータの出力が上記第2のインバータの出力に接続された記憶素子と、上記第1のインバータおよび第2のインバータの入出力の2つの接続点にソースが接続され、選択アドレス信号をゲート入力とするNMOSトランジスタより構成された各一の伝達トランジスタとを備えた半導体メモリにおいて、上記記憶素子および電源間に、ドレインが電源に接続され、ソースおよびゲートが上記各インバータのPMOSトランジスタのソースに接続される電圧低下用PMOSトランジスタを設置したことを特徴とする半導体メモリ。