特許
J-GLOBAL ID：200903046432121289
フレーム同期回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-147468
公開番号（公開出願番号）：特開平10-336166
出願日： 1997年06月05日
公開日（公表日）： 1998年12月18日
要約：
【要約】【課題】 フレームシフトレジスタのビット数を減らし、かつシフトレジスタのシフト動作の速度を低くすること。【解決手段】 受信フレームデータ111をフレームシフトレジスタ1でシフトし所定ビット間隔で挿入されているフレーム同期パターンビットを取り出すが、そのフレームシフトレジスタ1をシフトクロック発生部5を介し受信クロック116を2分周したクロックで駆動するようにしたため、フレームシフトレジスタ1では1ビットおきにデータをシフトすることになる。従って、レジスタ1のビット数を半分に減らすこと、及びレジスタ1のシフト動作の速度を低くすることができる。
請求項（抜粋）：
フレーム同期パターンがフレーム中に所定ビット数毎に分散して配置されるマルチフレームから前記フレーム同期パターンを検出するフレーム同期パターン検出手段を含むフレーム同期回路であって、前記フレーム同期パターン検出手段は、受信した前記マルチフレームに含まれるクロックより再生した受信クロックを分周するクロック分周手段と、このクロック分周手段により分周されたクロックにより前記マルチフレームを構成する複数ビットデータをシフトし、得られたシフトデータより前記フレーム同期パターンを構成する各ビットが配置される位置のビットを抽出するビット抽出手段と、このビット抽出手段で抽出された複数ビットがフレーム同期パターンであるか否かの判定を行う判定手段と、この判定手段での判定結果に応じた判定結果信号を出力する判定結果信号出力手段とを含み構成されることを特徴とするフレーム同期回路。
IPC (2件)：
FI (2件)：
H04L 7/08 C
, H04J 3/06 A
