特許
J-GLOBAL ID：200903046502232415
半導体メモリ集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-200847
公開番号（公開出願番号）：特開平7-057476
出願日： 1993年08月12日
公開日（公表日）： 1995年03月03日
要約：
【要約】【目的】 α線エラーの制御、また、低電源電圧化した時の、特にバイポーラエミッタフォロア回路をワードドライバに使用した場合のセル電流の減少による動作速度劣化、動作不良を解決し、また、ワードドライバ回路にNTL回路を使用した場合の消費電力を低減する。【構成】 ラッチ回路とビット線対1、2を接続するアクセスTr.8、9としてPチャンネルMOSTr.を用いる。ビット線のプリチャージレベルを高電位側電源電位とした時、アクセスTr.8、9のゲート・ソース間電圧は、メモリセル4のノード5の電位、ワード線10の高電位電圧の低下によらず、電源電圧と等しくできるため低電源電圧化によるセル電流の低下を防ぐ。また、ワード線の選択レベルが低電位であるので、非選択状態のNTLワードドライバ回路の電流を削減できる。また、ノード5が高電位側電源電圧に等しくなるまでカットオフしないので書き込み時間が高速で、α線エラーが防げる。
請求項（抜粋）：
MOSトランジスタ、および負荷素子を使用して構成されたラッチ回路と、このラッチ回路とビット線を接続するMOSトランジスタに、Pチャンネル型トランジスタを使用したメモリセルと、ワードドライバ回路の出力段にバイポーラエミッタフォロア回路を備える事を特徴とする半導体メモリ集積回路。
引用特許：
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