特許

J-GLOBAL ID：200903046546036931

タイミングチェック値抽出装置およびタイミングチェック値抽出方法

発明者： 栗山 茂
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-148254
公開番号（公開出願番号）：特開2000-339358
出願日： 1999年05月27日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 論理シミュレーションでの駆動回路の出力信号のパルス幅と回路シミュレーションでの駆動回路の出力信号のパルス幅とが一致しない。【解決手段】 パルス幅チェック値計算装置4は、対象回路2の動作が正確であるときに、回路シミュレーションの際に駆動回路1に印加される所定のパルス幅の信号の立上りのタイミングの駆動回路1による第1の遅延時間およびその信号の立下りのタイミングの駆動回路1による第2の遅延時間を検出し、対象回路2の動作が正確でなくなったときに、そのときの信号のパルス幅に対して第1の遅延時間を減算し第2の遅延時間を加算した時間を論理シミュレーションでのパルス幅チェック値として演算する。

請求項（抜粋）：

所定のパルス幅の第1の信号を入力された駆動回路により対象回路に入力される第2の信号のパルス幅チェック値を抽出するタイミングチェック値抽出装置において、回路シミュレーションにおいて前記対象回路の動作が正確であるときに前記第1の信号の立上りのタイミングの前記駆動回路による第1の遅延時間および前記信号の立下りのタイミングの前記駆動回路による第2の遅延時間を検出する遅延時間検出手段と、前記回路シミュレーションにおいて前記対象回路の動作が正確でなくなったときに前記第1の信号のパルス幅に対して前記第1の遅延時間を減算し前記第2の遅延時間を加算した時間を論理シミュレーションでのパルス幅チェック値として演算する演算手段とを備えることを特徴とするタイミングチェック値抽出装置。

IPC (2件)：

G06F 17/50 ,  G01R 31/28

FI (3件)：

G06F 15/60 668 P ,  G01R 31/28 F ,  G06F 15/60 668 U

Fターム (16件)：

2G032AA01 ,  2G032AB06 ,  2G032AC09 ,  2G032AD06 ,  2G032AD07 ,  2G032AE10 ,  2G032AG10 ,  5B046AA08 ,  5B046BA03 ,  5B046JA04 ,  5B046JA05 ,  9A001BB05 ,  9A001BB06 ,  9A001HH32 ,  9A001KK31 ,  9A001KK37