特許

J-GLOBAL ID：200903046646234536

速度及び電力消費を改良したプログラム済メモリ

発明者： アレン アルティエリ
出願人/特許権者： エスティーマイクロエレクトロニクス,インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-323946
公開番号（公開出願番号）：特開平11-242895
出願日： 1998年11月13日
公開日（公表日）： 1999年09月07日
要約：

【要約】 (修正有)【課題】 電力消費を減少させ且つアクセス時間を向上させたメモリ及びその製造方法を提供する。【解決手段】 本メモリは、再編成したアレイを格納するために行及び列の形態に配列されている複数個のメモリセルを具備するデータ回路アレイと、複数個のフラグメモリセル及びXORゲート及びインバータからなる行を有している。初期的アレイを複数個のセクションへ分割する。0よりもより多くの数の1を有する初期的アレイの各セクションの各行を反転させ、且つ対応するフラグビットも反転させる。同様のことを列に対しても行う。これを、各セクション内の各行及び各列が少なくとも0と同数の1を有するまで繰返し行なって、再編成したアレイを発生する。再編成したアレイをデータ回路アレイ内に格納し、各セクションの各行に対応するフラグビットをフラグメモリセル内に格納する。

請求項（抜粋）：

行及び列に配列した1及び0の二進データからなる初期的アレイの再編成したアレイを格納するメモリであって、各行が1個又はそれ以上のセクションへ分割されており、且つ前記初期的アレイの情報内容を再生するために前記再編成したアレイのデコーディングを可能とするためのフラグデータを格納するメモリにおいて、前記再編成したアレイを格納するための行及び列の形態に配列されている複数個のメモリセルを具備するデータ回路アレイ、前記データ回路アレイへ結合されており前記初期的アレイの情報内容を再生するために前記メモリから前記再編成したアレイの読取りを可能とさせる論理回路、前記データ回路アレイから前記データを読取る出力回路、前記メモリからデータを読取るためにメモリセルを逐次的にアドレスするアドレス回路、を有することを特徴とするメモリ。