特許

J-GLOBAL ID：200903046680264681

半導体集積回路装置とその製造方法

発明者： 駒田 大輔
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-093671
公開番号（公開出願番号）：特開2002-289689
出願日： 2001年03月28日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】 パッド部の剥がれを防止し、ビア孔と耐湿リング溝とのエッチングにおいて、下層配線へのダメージを最小にする。【解決手段】 半導体集積回路装置は、半導体基板と、その上に形成された第1絶縁層と、第1絶縁層に埋め込まれ、配線層と、パッド層と、これらの外側を囲むように配置された耐湿リング層とを含む第1導電層と、パッド層と耐湿リング層それぞれの上面から第1絶縁層上に延在する第1導電性バリア層と、第1導電性バリア層を覆って、第1絶縁層上に形成された第2絶縁層と、第2絶縁層を貫通して、下層配線層に達する配線層および下層導電性バリア層に達するパッド層と耐湿リング層とを含む第2導電層と、パッド層と耐湿リング層それぞれの上面から第2絶縁層上に延在する第2導電性バリア層とを有する。

請求項（抜粋）：

複数の半導体素子を形成した半導体基板と、前記半導体基板上に形成された第1絶縁層と、前記第1絶縁層に埋め込まれた第1導電層であって、第1配線層と、第1パッド層と、該第1配線層、第1パッド層の外側を囲むように配置された第1耐湿リング層とを含む第1導電層と、前記第1導電層のうち、前記第1パッド層と前記第1耐湿リング層それぞれの上面から前記第1絶縁層上に延在する第1上側導電性バリア層と、前記第1上側導電性バリア層を覆って、前記第1絶縁層上に形成された第2絶縁層と、前記第2絶縁層に埋め込んで形成された第2導電層であって、前記第1配線層に達する第2配線層、および前記第1上側導電性バリア層に達する第2パッド層と第2耐湿リング層とを含む第2導電層と、前記第2導電層のうち、前記第2パッド層と前記第2耐湿リング層それぞれの上面から前記第2絶縁層上に延在する第2上側導電性バリア層とを有する半導体集積回路装置。

IPC (3件)：

H01L 21/768 ,  H01L 21/60 301 ,  H01L 21/3205

FI (3件)：

H01L 21/60 301 P ,  H01L 21/90 B ,  H01L 21/88 T

Fターム (62件)：

5F033HH07 ,  5F033HH08 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK07 ,  5F033KK08 ,  5F033KK11 ,  5F033KK13 ,  5F033KK14 ,  5F033KK18 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ25 ,  5F033QQ48 ,  5F033QQ71 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR11 ,  5F033RR14 ,  5F033RR15 ,  5F033RR21 ,  5F033RR29 ,  5F033SS04 ,  5F033SS15 ,  5F033VV00 ,  5F033VV06 ,  5F033VV07 ,  5F033XX00 ,  5F033XX10 ,  5F033XX18 ,  5F033XX25 ,  5F044EE06 ,  5F044EE08 ,  5F044EE12