特許
J-GLOBAL ID：200903046709288984
コンピュータシステム
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-038042
公開番号（公開出願番号）：特開平6-250936
出願日： 1993年02月26日
公開日（公表日）： 1994年09月09日
要約：
【要約】【目的】本発明は、CPUの有する本来の性能を十分に生かしながらメモリエラーを修正でき、信頼性の向上を図れることを最も主要な目的としている。【構成】メモリデータのエラーを検知するハードウェアによるパリティチェック手段、コンピュータシステム本体の正常動作時に、エラー修正用コードデータをメモリのある大きさのブロック毎に生成しメモリに記憶しておくソフトウェアによるエラー修正用コードデータ生成手段、この生成されたエラー修正用コードデータが、そのブロックでは使用可能か否かを示すフラグビットを記憶しておくハードウェアによるビットメモリ、パリティチェック手段でエラーが検知されるとビットメモリの属するブロックのフラグビットをチェックし、エラー修正用コードデータが有効である場合に、当該エラー修正用コードデータによりエラーデータを修正するソフトウェアによるメモリエラー修正手段を備えたことを特徴とする。
請求項（抜粋）：
マイクロプロセッサとメモリとを備えて構成されるコンピュータシステムにおいて、前記メモリデータのエラーを検知するハードウェアによるパリティチェック手段と、前記コンピュータシステム本体の正常動作時に、エラー修正用コードデータを前記メモリのある大きさのブロック毎に生成し、当該エラー修正用コードデータを前記メモリに記憶しておくソフトウェアによるエラー修正用コードデータ生成手段と、前記エラー修正用コードデータ生成手段により生成されたエラー修正用コードデータが、そのブロックでは使用可能か否かを示すフラグビットを記憶しておくハードウェアによるビットメモリと、前記パリティチェック手段によりエラーが検知されると前記ビットメモリの属するブロックのフラグビットをチェックし、その結果前記エラー修正用コードデータが有効である場合に、当該エラー修正用コードデータにより前記エラーデータを修正するソフトウェアによるメモリエラー修正手段と、を備えて成ることを特徴とするコンピュータシステム。
IPC (2件)：
G06F 12/16 320
, G06F 11/10 330
