特許
J-GLOBAL ID：200903046722343420
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平6-177734
公開番号（公開出願番号）：特開平8-023033
出願日： 1994年07月07日
公開日（公表日）： 1996年01月23日
要約：
【要約】【目的】 容量上部電極がオーバエッチされたり、剥き出しの状態で酸洗浄や熱処理を受けたりすることのないようにする。メモリセル部の高さの縮小。【構成】 第2層間絶縁膜111上に、容量コンタクト孔112を介してn型拡散層107に接続される容量下部電極113を形成し、その上に容量絶縁膜114、容量上部電極115を形成し、その上に第3層間絶縁膜116を形成する。第3層間絶縁膜116上に、第2コンタクト孔117a、117bを介して拡散層、ゲート電極に接続される第1金属配線118を形成する。その上に第4層間絶縁膜119を堆積し、第4層間絶縁膜119上にスルーホール120a、120bを介して第1金属配線118、容量上部電極115と接続される第2金属配線121を形成する。
請求項（抜粋）：
1個のトランジスタと、容量上部電極と容量下部電極を有する1個のキャパシタから構成されるメモリセルを複数個含むセルアレイ部と、外部との信号の入・出力に必要な周辺回路とを有し、さらに、前記容量上部電極より上層に2層以上の配線を有する半導体記憶装置において、前記容量上部電極に接続される配線は、前記容量上部電極より数えて第1層以外の配線層の配線であり、かつ、その層の配線はコンタクトホールを介して半導体基板表面の拡散層と直接接続されることがないことを特徴とする半導体記憶装置。
IPC (2件)：
H01L 21/8242
, H01L 27/108
