特許

J-GLOBAL ID：200903046770096664

半導体受光装置

発明者： 大川 成実
出願人/特許権者： 富士通株式会社
代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-224850
公開番号（公開出願番号）：特開2004-071628
出願日： 2002年08月01日
公開日（公表日）： 2004年03月04日
要約：

【課題】高感度、かつ低リーク電流の固体撮像装置に適用される半導体受光装置を提供する。【解決手段】第1導電型の第1の層が、半導体基板の活性領域の表層部の一部に形成されている。半導体基板の表面の法線に平行な視線で見たとき、第1の層に部分的に重なるように第2導電型の埋込層が配置されている。埋込層は、第1の層よりも深く、かつ上面が素子分離領域の底面よりも深い位置に配置される。第1の層と埋込層との間に空乏層が画定される。活性領域のうち第1の層の配置されていない領域MISFETが形成されている。MISFETのソース及びドレインに相当する第1及び第2の不純物拡散領域の底面は、埋込層の上面よりも浅い位置に配置されている。第2導電型の埋込層接続部が、第1の不純物拡散領域と埋込層とを電気的に接続する。【選択図】 図3

請求項（抜粋）：

半導体基板の表層部に形成され、活性領域を画定する素子分離絶縁領域と、 前記活性領域の表層部の一部に形成された第1導電型の第1の層と、 前記半導体基板の表面の法線に平行な視線で見たとき、前記第1の層に部分的に重なるように配置され、該第1の層よりも深く、かつ上面が前記素子分離領域の底面よりも深い位置に配置され、前記第1導電型とは反対の第2導電型を有し、前記第1の層との間に空乏層を画定する埋込層と、 前記活性領域のうち前記第1の層の配置されていない領域に形成されたMISFETであって、該MISFETは、前記半導体基板の表層部に、チャネル領域を挟んで配置された第2導電型の第1及び第2の不純物拡散領域と該チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有し、該第1及び第2の不純物拡散領域の底面が前記埋込層の上面よりも浅い位置に配置されている前記MISFETと、 前記第1の不純物拡散領域と前記埋込層とを電気的に接続する第2導電型の埋込層接続部と を有する半導体受光装置。

IPC (2件)：

H01L27/146 ,  H04N5/335

FI (2件)：

H01L27/14 A ,  H04N5/335 E

Fターム (20件)：

4M118AA01 ,  4M118AA05 ,  4M118AB01 ,  4M118BA14 ,  4M118CA04 ,  4M118CA18 ,  4M118DD09 ,  4M118DD10 ,  4M118DD12 ,  4M118EA01 ,  4M118EA06 ,  4M118EA15 ,  4M118FA06 ,  4M118FA28 ,  4M118FA33 ,  5C024AX01 ,  5C024CX31 ,  5C024CX41 ,  5C024GX03 ,  5C024GY31

引用特許：

審査官引用 (2件)

• 固体撮像装置
  公報種別：公開公報   出願番号：特願平10-070558   出願人：株式会社東芝
• 光電変換素子及びその製造方法
  公報種別：公開公報   出願番号：特願平11-327666   出願人：株式会社リコー