特許

J-GLOBAL ID：200903046795902827

半導体集積回路

発明者： 近江谷 厚生
出願人/特許権者： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-147076
公開番号（公開出願番号）：特開平8-339235
出願日： 1995年06月14日
公開日（公表日）： 1996年12月24日
要約：

【要約】 (修正有)【目的】高速動作状態においても低消費電力化を図ることを可能とする。【構成】機能ブロック3には、内部クロック発生器2から高速の周波数f1及び低速の周波数f2のクロック信号が入力され、セレクタ4及び5によって、どちらか一方の内部クロック信号を選択することが可能となっている。内部クロック信号の周波数の高低により電源電圧を調節する周波数・電圧変換回路6の入力端子には、機能ブロック3内部の周波数f1又はf2の内部クロック信号が、基準端子にはLSI1の基準クロックパッド15が接続されている。周波数・電圧変換回路6の出力端子には、N型MOSFET7のゲート電極が電気的に接続されている。すなわち、機能ブロック3内部の論理回路8の電源Vcc′の電圧は、ゲート電圧が周波数・電圧変換回路6の出力により制御されるN型MOSFET7によって調節可能としている。

請求項（抜粋）：

クロック発生手段によって内部クロック信号が入力されることにより動作を行う複数の論理回路と、該論理回路へ電源電圧を供給する電源パッドとを備えた半導体集積回路であって、前記クロック発生手段は、高速動作の周波数の内部クロック信号及び低速動作の周波数の内部クロック信号を発生し、2種類の前記内部クロック信号のどちらか一方と、周波数が前記高速動作の周波数と前記低速動作の周波数の間に設定された基準クロック信号とを入力とし、前記基準クロックの周波数に対し、前記内部クロック信号の周波数が低い場合は前記論理回路へ供給される電源電圧を下げ、前記内部クロック信号の周波数が高い場合は前記論理回路へ供給される電源電圧を上げる電源電圧変換手段を設けたことを特徴とする半導体集積回路。