特許
J-GLOBAL ID：200903046815585670
半導体集積回路の作製方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-023271
公開番号（公開出願番号）：特開平8-255875
出願日： 1996年01月17日
公開日（公表日）： 1996年10月01日
要約：
【要約】【目的】 アクティブマトリクス回路等の半導体集積回路において、コンタクトホールとキャパシタの形成方法を提供する。【構成】 層間絶縁物を酸化珪素膜108と、窒化珪素膜109とから成る、エッチング特性の異なる多層構造とする。下層の酸化珪素膜108をエッチングストッパーにして、第1のマスクを用いることにより、上層の窒化珪素膜109のみがエッチングされる。次に、第2のマスクを用いることにより、開口部110、111で露出している酸化珪素膜のみがエッチングされて、コンタクトホール113、114が形成される。更に、酸化珪素膜108が残存している開口部112には、下層配線107と画素電極115を電極とし、酸化珪素膜108を誘電体とするキャパシタ119が形成される。
請求項（抜粋）：
ドライエッチング特性の異なる少なくとも2層の構造を有する層間絶縁物を形成する工程と、第1のマスクを用いて、前記層間絶縁物の下層をエッチングストッパーとして、上層をエッチングする工程と、該工程によって露出された下層の層間絶縁物の少なくとも1部を第2のマスクを用いて覆い、下層の層間絶縁物を選択的にエッチングする工程と、上記工程によって形成された上層および下層の層間絶縁物がエッチングされた部分をコンタクトホールに用い、上層の層間絶縁物のみがエッチングされた部分をキャパシタに用いて回路を構成する工程と、を有することを特徴とする半導体集積回路の作製方法。
IPC (4件)：
H01L 27/04
, H01L 21/822
, H01L 21/28
, H01L 21/768
H01L 27/04 C
, H01L 21/28 L
, H01L 21/90 M
, H01L 21/90 A
