特許
J-GLOBAL ID：200903046842614002
関係内容アドレス可能メモリ
発明者：
出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公表公報
出願番号（国際出願番号）：特願2002-550257
公開番号（公開出願番号）：特表2004-516596
出願日： 2001年12月05日
公開日（公表日）： 2004年06月03日
要約：
内容アドレス可能メモリ(24)を用いた関係演算を提供する方法および装置について開示される。一形式には、内容アドレス可能記憶場所(30)へ多重ビット入力を供給するステップ及び入力と記憶場所(30)との間の算術的関係に対応する関係状態ビット出力を生成するステップが含まれる。第1ビットと場所の最上位ビットが同等でない場合には、入力の第1ビット又はそれの補数は出力に向かって経路指定される。第1ビットと最上位ビットが同等であって、第2ビットと場所のその次の最上位ビットが同等でない場合には、入力の第2ビット又はその補数は出力に向かって経路指定される。関係論理回路(52)は、関係演算を提供するために、場所(30)に所在する各メモリセル(40)用として含まれる。
請求項（抜粋）：
装置であって、
幾つかの内容アドレス可能メモリセルと、
幾つかの関係論理回路とを有し、前記回路の各々が前記セルの異なる1つに記憶されている1つのビットと多重ビット入力ワードのそれぞれのビットとを比較するように作動可能であり、前記関係論理回路が、それぞれ、選択論理を含み、
前記関係論理回路のそれぞれ1つに関して、記憶されている前記ビットと前記それぞれのビットが等しいならば、前記選択論理が前記関係論理回路のそれぞれの1つへ第1信号入力を前記関係論理回路のそれぞれ1つの出力へ経路指定するように作動可能であり、記憶された前記ビットと前記それぞれのビットが等しくないならば、前記選択論理が前記ワードと前記セルに記憶されているデータとの間の関係不等を表す第2信号を前記出力へ経路指定するように作動可能であることを特徴とする装置。
IPC (1件)：
FI (1件)：
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