特許
J-GLOBAL ID：200903046853094736
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
竹中 岑生 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190531
公開番号（公開出願番号）：特開2003-008435
出願日： 2001年06月25日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】 非整数倍発振出力を適切に得られるPLL回路を得る。【解決手段】 複数の遅延素子を有し、出力としての発振信号を生成するとともに、帰還クロック信号を生成するために設けられるVCO回路4と、前記帰還クロック信号と基準クロック信号との位相を比較し出力をVCO回路4に供給するための位相比較器2とを備え、VCO回路4における複数の遅延素子でそれぞれ生成される複数の位相クロック信号を選択的に取り出し、帰還クロック信号に使用することで非整数倍発振信号出力を得るようにした。
請求項（抜粋）：
複数の遅延素子を有し、出力としての発振信号を生成するとともに、帰還クロック信号を生成するために設けられる電圧制御発振手段と、前記帰還クロック信号と基準クロック信号との位相を比較し出力を前記電圧制御発振回路に供給するための位相比較手段とを備え、前記電圧制御発振手段における複数の遅延素子でそれぞれ生成される複数の位相クロック信号を選択的に取り出し、帰還クロック信号に使用することで非整数倍発振信号出力を得るようにしたことを特徴とするPLL回路。
Fターム (11件)：
5J106AA04
, 5J106CC03
, 5J106CC24
, 5J106CC41
, 5J106CC52
, 5J106DD01
, 5J106DD09
, 5J106GG01
, 5J106GG09
, 5J106KK12
, 5J106KK36
