特許
J-GLOBAL ID:200903046854587647
半導体装置およびその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
青山 葆 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-184814
公開番号(公開出願番号):特開2003-007842
出願日: 2001年06月19日
公開日(公表日): 2003年01月10日
要約:
【要約】【課題】 ゲート電極を分離する際のポリシリコン残りを無くす。【解決手段】 ゲート電極24となるポリシリコン膜29と拡散領域となるポリシリコンのサイドウォール26とを、複数のFET分として一つのパターンで形成する。そして、ポリシリコン膜29およびポリシリコンのサイドウォール26を、ゲート電極24およびサイドウォール26の形状に異方性エッチングによって分離する。その際に、ゲート電極24の上面の幅aと下面の幅bと厚さcとの関係を0<(a-b)/2c<0.15にすれば上記異方性エッチングにおけるポリシリコン残りを無くすことができ、ゲート電極24間およびサイドウォール26間の距離をエッチングの最小加工幅にできる。したがって、従来のFETに比してゲート電極24間およびサイドウォール26間の距離を著しく縮小でき、素子面積を縮小でき、延いてはFETの高集積化が可能になる。また、歩留りを向上できる。
請求項(抜粋):
半導体基板上に複数の電界効果トランジスタが設けられた半導体装置であって、上記複数の電界効果トランジスタの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第1導電性膜あるいは半導体膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる第2導電性膜のサイドウォールを含んで構成されると共に、上記ゲート電極における上面の幅をaとし、下面の幅をbとし、高さをcとした際に、0<(a-b)/2c<0.15の関係を満たすようになっており、上記複数の電界効果トランジスタにおける個々のゲート電極は、上記第1導電性膜あるいは半導体膜を複数の領域に分離することによって形成され、上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記第2導電性膜を複数の領域に分離することによって形成されていることを特徴とする半導体装置。
IPC (5件):
H01L 21/8234
, H01L 21/28 301
, H01L 27/088
, H01L 29/43
, H01L 29/78
FI (4件):
H01L 21/28 301 A
, H01L 27/08 102 B
, H01L 29/62 G
, H01L 29/78 301 X
Fターム (67件):
4M104AA01
, 4M104AA09
, 4M104BB01
, 4M104BB02
, 4M104BB04
, 4M104BB19
, 4M104BB24
, 4M104CC05
, 4M104DD04
, 4M104DD34
, 4M104DD43
, 4M104DD63
, 4M104DD66
, 4M104DD72
, 4M104DD84
, 4M104DD91
, 4M104EE03
, 4M104EE05
, 4M104EE09
, 4M104EE12
, 4M104EE16
, 4M104EE17
, 4M104GG09
, 4M104HH14
, 5F048AA09
, 5F048AB03
, 5F048AC01
, 5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BC15
, 5F048BC16
, 5F048BE03
, 5F048BG14
, 5F048DA27
, 5F048DA28
, 5F048DA30
, 5F140AA39
, 5F140AB03
, 5F140AC10
, 5F140AC36
, 5F140BA01
, 5F140BD01
, 5F140BD05
, 5F140BD07
, 5F140BD11
, 5F140BD12
, 5F140BE07
, 5F140BE09
, 5F140BE10
, 5F140BF01
, 5F140BF04
, 5F140BF05
, 5F140BF11
, 5F140BF18
, 5F140BG09
, 5F140BG14
, 5F140BG15
, 5F140BG28
, 5F140BG30
, 5F140BG37
, 5F140BG53
, 5F140BH06
, 5F140BK13
, 5F140BK15
, 5F140BK21
, 5F140CB04
引用特許:
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