特許

J-GLOBAL ID：200903046869650949

半導体装置およびその製造方法

発明者： 菅原 安浩 ,  飯島 晋平 ,  大路 譲 ,  古川 亮一 ,  金井 美鈴 ,  國友 正人 ,  黒田 淳 ,  植村 俊雄
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-228828
公開番号（公開出願番号）：特開2000-058776
出願日： 1998年08月13日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】 情報蓄積用容量素子の蓄積容量値を低下させることなく、半導体装置の信頼性および集積度の向上を図る。【解決手段】 半導体基板1の主面上に形成されたメモリセル選択用MISFETQsに直列に接続され、下部電極54、容量絶縁膜62および上部電極63を備えた情報蓄積用容量素子Cを有するDRAMを含む半導体集積回路装置であって、容量絶縁膜62を、下部電極54に接するシリコン酸窒化膜58と、結晶構造を有する多結晶酸化タンタル膜57と、上部電極63に接するシリコン酸化膜60との3層積層膜とする。

請求項（抜粋）：

半導体からなる基板または半導体層をその表面に有する基板と、前記基板の主面に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETのソースまたはドレインとして機能する半導体領域に電気的に接続された第1電極、前記第1電極に対向して形成された第2電極および前記第1、第2電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、前記容量絶縁膜は、前記第1電極に接する第1絶縁膜と、前記第2電極に接する第2絶縁膜と、前記第1および第2絶縁膜の間に形成された第3絶縁膜とを含む3層以上の積層絶縁膜で構成されることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (19件)：

5F083AD24 ,  5F083AD48 ,  5F083GA06 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083KA05 ,  5F083LA12 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F083PR40