特許

J-GLOBAL ID：200903046934527157

静電破壊/ラッチアップ対策半導体装置

発明者： 渕上 千加志
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-173146
公開番号（公開出願番号）：特開平10-022448
出願日： 1996年07月03日
公開日（公表日）： 1998年01月23日
要約：

【要約】【課題】 確実なESD及びLUPの対策を講じるとともに、チップサイズを小さくすることができ、製造コストの低減を図ることができる静電破壊/ラッチアップ対策半導体装置を提供する。【解決手段】 半導体パッケージの底部に敷きつめられる電源またはGNDに接続される導体部17と、この導体部17上の中央に搭載されるチップ15と、前記導体部17上であって前記チップ15の周囲に配置される静電破壊/ラッチアップ対策回路を構成する素子13と、この素子13の上面に接続されるインナーリード14とを設ける。

請求項（抜粋）：

(a)半導体パッケージの底部に敷かれるとともに、電源またはGNDに接続される導体部と、(b)該導体部上の中央に搭載されるチップと、(c)前記導体部上であって前記チップの周囲に配置される静電破壊/ラッチアップ対策回路を構成する素子と、(d)該素子の上面に接続されるインナーリードとを具備することを特徴とする静電破壊/ラッチアップ対策半導体装置。

IPC (5件)：

H01L 23/60 ,  H01L 23/50 ,  H01L 25/00 ,  H02H 7/20 ,  H05F 3/02

FI (5件)：

H01L 23/56 B ,  H01L 23/50 X ,  H01L 25/00 B ,  H02H 7/20 F ,  H05F 3/02 L