特許

J-GLOBAL ID：200903046972328702

バウンダリスキャンテスト回路

発明者： 向野 守
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2001-272952
公開番号（公開出願番号）：特開2003-084035
出願日： 2001年09月10日
公開日（公表日）： 2003年03月19日
要約：

【要約】【課題】回路設計に際しての負担の軽減と、バウンダリスキャンセルに起因する遅延の抑制との好適な両立を可能とするバウンダリスキャンテスト回路を提供する。【解決手段】バウンダリスキャンセル(BSセル)は、パッドPや入出力バッファ(図中、I/O)からなる入出力セル50及び内部論理回路110間に、入出力セル100と1対1の対応関係で設けられている。入出力セル50は、ノーマルモード動作時に入出力セル50及び内部論理回路110間に信号を伝播させる経路と、入出力セル50及び内部論理回路の少なくとも一方並びにバウンダリスキャンセル間に信号を伝播させる経路とを選択的に駆動する切替機能を設ける。

請求項（抜粋）：

内部論理回路との間でのデータの入力及び出力の少なくとも一方に関与する各入出力セルに対応してそれぞれ設けられたバウンダリスキャンセルを備え、該バウンダリスキャンセルを介して前記内部論理回路に所定の動作を実行させるとともにこの内部論理回路にて生成されたデータを同バウンダリスキャンセルを介して回収して前記内部論理回路をテストするバウンダリスキャンテスト回路において、前記入出力セル及び前記内部論理回路間に信号を伝播させる経路と、前記入出力セル及び前記内部論理回路の少なくとも一方並びに前記バウンダリスキャンセル間に信号を伝播させる経路とを選択的に駆動する切替手段を前記入出力セルに設けたことを特徴とするバウンダリスキャンセル回路。

IPC (4件)：

G01R 31/28 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 19/00

FI (4件)：

H03K 19/00 B ,  G01R 31/28 G ,  G01R 31/28 V ,  H01L 27/04 T

Fターム (16件)：

2G132AA01 ,  2G132AC15 ,  2G132AK24 ,  5F038DF01 ,  5F038DT05 ,  5F038DT06 ,  5F038EZ20 ,  5J056AA03 ,  5J056BB60 ,  5J056CC00 ,  5J056CC14 ,  5J056DD13 ,  5J056DD39 ,  5J056EE08 ,  5J056FF10 ,  5J056GG00