特許
J-GLOBAL ID：200903046975767197
データ速度変換装置
発明者：
出願人/特許権者：
代理人 (1件)：
本田 崇
公報種別：公開公報
出願番号（国際出願番号）：特願平3-304903
公開番号（公開出願番号）：特開平5-143283
出願日： 1991年11月20日
公開日（公表日）： 1993年06月11日
要約：
【要約】【目的】 本発明は、データバッファ内のデータが消失されることを防止した信頼性の高いデータ速度変換装置を提供することを目的としている。【構成】 本発明において、データバッファ1、2、3が書き込み可能の期間、チップセレクタ制御回路14はチップセレクタ4を介してスイッチ16を端子a、b、c、a...の順番に切り替えることにより、〔A〕側から入力されるデータがデータバッファ1、2、3、1...の順番に書き込まれる。これらデータバッファを読み出し可能にした時、これに同期してチップセレクタ制御回路15はチップセレクタ5を介してスイッチ17を端子c、a、b、c、...の順番で切り替えることによって、データバッファ3、1、2、3...からデータが順番に読み出されて〔B〕に出力される。この際、同一のデータバッファが同時に書き込み用と読み出し用にならないように制御され、入力データと出力データの速度が変換される。
請求項（抜粋）：
入力データをメモリに書き込んだ後、前記データを読み出して出力する際に、前記データの書き込み速度と読みだし速度とを異なる速度にすることによって、前記入力データと出力データの速度を変換するデータ速度変換装置において、3個以上の複数のメモリと、これらメモリに前記入力データを所定の順序で順番に書き込む書込制御手段と、これらメモリの中でデータの書き込み動作が行われていないメモリを順番に選択し、選択されたメモリからデータを読み出す読出制御手段とを具備したことを特徴とするデータ速度変換装置。
IPC (4件)：
G06F 5/06 333
, G06F 13/38 310
, H04L 13/08
, H04L 25/50
