特許

J-GLOBAL ID：200903046983165945

主記憶制御回路

発明者： 小林 司
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-208424
公開番号（公開出願番号）：特開平10-049436
出願日： 1996年08月07日
公開日（公表日）： 1998年02月20日
要約：

【要約】【課題】 本発明は、ページミス動作を行うような場合であっても、主記憶部での処理の平均速度の低下を抑えることを課題とする。【解決手段】 CPUからのアクセス要求とグラフィック制御部からのアクセス要求とが競合すると、信号発生手段1は、切替え予告信号2を発生する。この切替え予告信号2の発生があると、判断手段3は、競合するアクセス要求のうちで先に処理したアクセス要求における上位アドレスと後から処理しようとするアクセス要求における上位アドレスとが同一ではないと判断し、アドレス判定部34での判定を待つことなく、DRAM素子12へアクセスするタイミングを制御する。

請求項（抜粋）：

データを記憶する主記憶部と、該主記憶部に対するアクセス要求を発行する中央処理部と、該中央処理部とは別に前記主記憶部に対するアクセス要求を発行するグラフィック制御部とを具備する情報処理装置に備えられ、前記主記憶部に対して複数のアクセス要求があると該複数のアクセス要求の処理順を調停するアビータ部と、前記主記憶部に対するアクセス要求を処理する際に該アクセス要求によって指定されるアドレスを上位アドレスと下位アドレスとに変換するメモリアドレス生成部と、該メモリアドレス生成部で変換された上位アドレスがその前に処理したアクセス要求における上位アドレスと同一か否かを判定するアドレス判定部と、該アドレス判定部での判定結果を基に前記主記憶部へアクセスするタイミングを制御するタイミング制御部とを有する主記憶制御回路において、前記中央処理部からのアクセス要求と前記グラフィック制御部からのアクセス要求とが競合した場合に、これらのうちで先に処理するアクセス要求の処理中に切替え予告信号を発生する信号発生手段と、前記信号発生手段による切替え予告信号の発生があると、前記アドレス判定部での判定を待たずに、先に処理したアクセス要求における上位アドレスと後から処理しようとするアクセス要求における上位アドレスとが同一ではないと判断する判断手段とが設けられたことを特徴とする主記憶制御回路。