特許

J-GLOBAL ID：200903047018661251

電気的消去可能かつプログラム可能な不揮発性記憶装置

発明者： マルコ ダラボーラ ,  コルラード ヴィラ ,  マルコ デフェンディ
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エッセ エッレ エーレ
代理人 (1件)： 杉村 暁秀 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-119434
公開番号（公開出願番号）：特開平10-097800
出願日： 1997年05月09日
公開日（公表日）： 1998年04月14日
要約：

【要約】 (修正有)【課題】 検査可能な冗長回路を有する電気的消去可能かつプログラム可能な不揮発性記憶装置を提供する。【解決手段】 選択可能な欠陥アドレス記憶手段を備えた冗長制御回路は、第1検査モードで選択されたメモリセルを各出力端子Oiに接続する第1直接メモリアクセス検査手段とともに、欠陥アドレス記憶手段の記憶素子AB0〜AB7,GBを第2レベルのビット別B1〜B64の各々に直接結合するよう第2検査モードで起動する第2直接メモリアクセス検査手段24を具え、記憶素子AB0〜AB7,GBを出力端子Oiに直接できるようにする。

請求項（抜粋）：

電気的消去可能かつプログラム可能な不揮発性記憶装置であって、行(WL0〜WL255)及び第1レベルの列(BL0〜BL255)に配置したメモリセル(MC)のアレイを有する少なくとも一つの記憶区分(S1〜S8)を具え、前記第1レベルの列(BL0〜BL255)を、各々を各第2レベルの列(B1〜B64)に結合した前記第1レベルの列のグループとともにグループ分けし、各第2レベルの列に対するグループの各々に対して一つの第1レベルの列を選択的に結合する第1レベル選択手段(2)と、前記第2レベルの列のうちの一つを選択する第2レベル選択手段(3,4)と、第1検査モードで前記アレイの選択されたメモリセル(MC)を前記電気的消去可能かつプログラム可能な不揮発性記憶装置の各出力端子(Oi)に直接結合するよう作動する第1直接メモリアクセス検査手段(SW6)と、前記メモリセル(MC)の欠陥のある列(BL0〜BL255)を置換する冗長メモリセル(RMC)の冗長列(RBL0〜RBL3)と、前記欠陥のある列(BL0〜BL255)のアドレスを記憶するとともに前記欠陥のある列がアドレス指定されると冗長列(RBL0〜RBL3)の各々を選択する欠陥アドレス記憶手段(CAM1〜CAM4)を有する冗長制御回路(CAM1〜CAM4,5〜7,SW1〜SW5,24)とを更に具える電気的消去可能かつプログラム可能な不揮発性記憶装置において、前記冗長制御回路は、前記第1直接メモリアクセス検査手段とともに前記欠陥アドレス記憶手段(CAM1〜CAM4)の記憶素子(AB0〜AB7,GB)を前記アレイの第2レベルの列(B1〜B64)の各々に直接結合するよう第2検査モードで起動しうる第2直接メモリアクセス検査手段(24)を具え、これにより、前記欠陥アドレス記憶手段の記憶素子を、前記電気的消去可能かつプログラム可能な不揮発性記憶装置の出力端子(Oi)に直接できるようにしたことを特徴とする電気的消去可能かつプログラム可能な不揮発性記憶装置。

IPC (2件)：

G11C 29/00 603 ,  G11C 16/06

FI (2件)：

G11C 29/00 603 P ,  G11C 17/00 639 B