特許

J-GLOBAL ID：200903047031643475

集積回路設計の相互接続遅延駆動型の配置および経路指定

発明者： チェン,シイ・ケイ ,  ヤオ,ソウ-ゼン
出願人/特許権者： メンター・グラフィクス・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-611206
公開番号（公開出願番号）：特表2002-541591
出願日： 2000年01月24日
公開日（公表日）： 2002年12月03日
要約：

【要約】EDAツールには、相互接続遅延駆動型という形でIC設計の配置と経路指定を最適化する配置および経路指定(P&R)モジュールが備えられている。P&Rモジュールは、それぞれ構成要素を介して2つのピンを相互接続しているその構成セグメントの相互接続遅延を改善できるかどうかを判定することによって、現在のクリティカルな相互接続経路指定パスの相互接続遅延を改善できる(すなわち減少させられる)かどうかを、体系的に判定することができる。それぞれのセグメントでは、P&Rモジュールが、異なる位置に再配置された構成要素を介して、あるいは異なる位置に配設された論理的に等価の構成要素を介して、2つのピンを相互接続する異なる相互接続経路指定パスを使用することにより、セグメントの相互接続遅延が達成できるかどうかを判定する。

請求項（抜粋）：

集積回路設計の配置および経路指定を最適化するためのコンピュータ実施方法であって、 構成要素を介して第1のピンを第2のピンに接続するクリティカルな相互接続経路指定パス・セグメントの相互接続遅延を、異なる位置に再配置された構成要素を介して、あるいは異なる位置に配置された論理的に等価の構成要素を介して、第1のピンを第2のピンに相互接続する異なる相互接続経路指定パスによって減少させることができるかどうかを決定することと、 主として、達成される相互接続遅延の減少量に基づいて、第1のピンを第2のピンに相互接続するために、そのような異なる相互接続経路指定パスの1つを選択することを含む方法。

IPC (3件)：

G06F 17/50 658 ,  G06F 17/50 ,  H01L 21/82

FI (4件)：

G06F 17/50 658 U ,  G06F 17/50 658 A ,  G06F 17/50 658 E ,  H01L 21/82 C

Fターム (15件)：

5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F064DD02 ,  5F064EE02 ,  5F064EE15 ,  5F064EE23 ,  5F064EE26 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH02 ,  5F064HH06 ,  5F064HH13 ,  5F064HH14