特許

J-GLOBAL ID：200903047084788130

PLL回路、位相固定方法、記録媒体

発明者： 白須 英貴
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 細田 益稔
公報種別：公開公報
出願番号（国際出願番号）：特願2000-289840
公開番号（公開出願番号）：特開2002-100981
出願日： 2000年09月25日
公開日（公表日）： 2002年04月05日
要約：

【要約】【課題】 非同期ディジタル回路あるいはアナログ回路の使用を回避して高集積化を図るPLL回路を提供する。【解決手段】 入力アナログ信号の電圧に基づき出力アナログ信号を出力するVCO10と、出力アナログ信号の周波数Fa+Δfからローカルアナログ信号の周波数を現じた周波数Floの比較用デジタル信号を出力する比較用デジタル信号出力部20と、比較用デジタル信号とDDS50の出力する目標ディジタル信号とを乗算するディジタル掛け算器30と、ディジタル掛け算手段の出力の内、低い周波数帯域の成分を抽出するディジタルループフィルタ32と、ディジタルループフィルタ32の出力に基づき、入力アナログ信号を出力する入力アナログ信号出力部40と、を備え、比較用デジタル信号と目標ディジタル信号との位相差の計測に、ディジタル回路を用いることができ、PLL回路の高集積化を可能とする。

請求項（抜粋）：

入力アナログ信号の電圧に基づき出力アナログ信号を出力する電圧制御発振手段と、前記出力アナログ信号に基づき比較用デジタル信号を出力する比較用デジタル信号出力手段と、前記比較用デジタル信号と目標ディジタル信号とを乗算するディジタル掛け算手段と、前記ディジタル掛け算手段の出力の内、低い周波数帯域の成分を積分するディジタル積分フィルタと、前記ディジタル積分フィルタの出力に基づき、前記入力アナログ信号を出力する入力アナログ信号出力手段と、を備えたPLL回路。

IPC (2件)：

H03L 7/085 ,  H03L 7/06

FI (2件)：

H03L 7/08 A ,  H03L 7/06 B

Fターム (14件)：

5J106AA05 ,  5J106CC01 ,  5J106CC15 ,  5J106CC38 ,  5J106CC41 ,  5J106CC52 ,  5J106CC55 ,  5J106DD12 ,  5J106DD33 ,  5J106DD35 ,  5J106DD36 ,  5J106DD44 ,  5J106JJ02 ,  5J106KK37