特許
J-GLOBAL ID：200903047115609795
アナログ・ディジタル変換回路
発明者：
出願人/特許権者：
,
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願2005-336817
公開番号（公開出願番号）：特開2007-143004
出願日： 2005年11月22日
公開日（公表日）： 2007年06月07日
要約：
【課題】逐次比較型のADコンバータにおいて、スイッチ切替時の電荷移動を抑制して変換誤差を少なくする。【解決手段】充電期間中に内部ノードNIを基準電圧VRに接続して複数のキャパシタC1〜Cnにアナログ入力電圧AIとこの基準電圧VRの差の電圧を充電するスイッチS3Aを、スイッチ切り替え時にこのスイッチS3Aを構成するMOSトランジスタのゲートとドレイン間のゲートオーバーラップ容量をキャンセルするためのスイッチS4Aと同じ回路構成とする。更に、スイッチS3AのMOSトランジスタをスイッチS4AのMOSトランジスタのディメンジョンの2倍に設定し、これらのMOSトランジスタがオンとなるときに、これらのMOSトランジスタのバルクが出力端子OUT、即ち内部ノードNIに接続するように構成する。【選択図】図1
請求項（抜粋）：
一端が内部ノードに接続された複数のキャパシタと、充電期間中に前記キャパシタの他端に変換対象のアナログ電圧を与える第1のスイッチと、充電期間中はオン状態となって前記内部ノードに基準電圧を印加し、変換動作中はオフ状態となる第2のスイッチと、入力端子と出力端子が前記内部ノードに接続され、充電期間中はオフ状態となって該入力端子と出力端子の間が切り離され、変換動作中はオン状態となって該入力端子と出力端子の間が接続される電荷キャンセル用の第3のスイッチと、前記複数のキャパシタに対応して設けられ、切替信号に従って該キャパシタの他端に第1または第2の変換用の電圧を印加する切替スイッチと、前記内部ノードの電圧と前記基準電圧を比較する比較器と、前記比較器の比較結果に従って前記切替信号を順次出力して前記アナログ電圧に対応するディジタル信号を生成する制御回路とを備えたアナログ・ディジタル変換回路において、
前記第2のスイッチは、
バルクが第1のノードに接続されると共に、入力側と出力側の間に接続されて制御信号によってオン・オフ制御される第1のPチャネルMOSトランジスタと、
バルクが前記第1のノードに接続されると共に、前記出力側と該第1のノードの間に接続されて前記制御信号によってオン・オフ制御される第2のPチャネルMOSトランジスタと、
前記第1のノードと電源電位の間に接続されて前記制御信号を反転した反転制御信号によってオン・オフ制御される第3のPチャネルMOSトランジスタと、
バルクが第2のノードに接続されると共に、前記入力側と前記出力側の間に接続されて前記反転制御信号によってオン・オフ制御される第1のNチャネルMOSトランジスタと、
バルクが前記第2のノードに接続されると共に、前記出力側と該第2のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第2のNチャネルMOSトランジスタと、
前記第2のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第3のNチャネルMOSトランジスタとを有する構成とし、
前記第3のスイッチは、
バルクが第3のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記制御信号によってオン・オフ制御される第4のPチャネルMOSトランジスタと、
バルクが前記第3のノードに接続されると共に、前記出力端子と該第3のノードの間に接続されて前記制御信号によってオン・オフ制御される第5のPチャネルMOSトランジスタと、
前記第3のノードと電源電位の間に接続されて前記反転制御信号によってオン・オフ制御される第6のPチャネルMOSトランジスタと、
バルクが第4のノードに接続されると共に、前記入力端子と前記出力端子の間に接続されて前記反転制御信号によってオン・オフ制御される第4のNチャネルMOSトランジスタと、
バルクが前記第4のノードに接続されると共に、前記出力端子と該第4のノードの間に接続されて前記反転制御信号によってオン・オフ制御される第5のNチャネルMOSトランジスタと、
前記第4のノードと接地電位の間に接続されて前記制御信号によってオン・オフ制御される第6のNチャネルMOSトランジスタとを有する構成とし、
前記第1のPチャネルMOSトランジスタは、前記第4のPチャネルMOSトランジスタの2倍のディメンジョンを有し、
前記第1のPチャネルMOSトランジスタのドレインのアクティブ面積は、前記第4のPチャネルMOSトランジスタのドレインとソースのアクティブ面積の和に等しく、
前記第4のPチャネルMOSトランジスタのドレインとソースのアクティブ面積は等しく、
前記第2のPチャネルMOSトランジスタは、前記第5のPチャネルMOSトランジスタと同じディメンジョンを有し、
前記第1のNチャネルMOSトランジスタは、前記第4のNチャネルMOSトランジスタの2倍のディメンジョンを有し、
前記第1のNチャネルMOSトランジスタのドレインのアクティブ面積は、前記第4のNチャネルMOSトランジスタのドレインとソースのアクティブ面積の和に等しく、
前記第4のNチャネルMOSトランジスタのドレインとソースのアクティブ面積は等しく、
前記第2のNチャネルMOSトランジスタは、前記第5のNチャネルMOSトランジスタと同じディメンジョンを有するように設定した、
ことを特徴とするアナログ・ディジタル変換回路。
IPC (1件)：
FI (1件)：
Fターム (7件)：
5J022AA02
, 5J022AB02
, 5J022BA01
, 5J022CA07
, 5J022CF01
, 5J022CF07
, 5J022CG01
