特許
J-GLOBAL ID：200903047139306270
マイクロコンピュータ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-165174
公開番号（公開出願番号）：特開平6-012503
出願日： 1992年06月24日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】チップ面積が小さくかつ暴走を起こさせない。【構成】命令バスINSTを入力してエントリアドレスENTAを出力する命令デコーダ1と、アドレス信号MAを入力してネクストアドレスNXTAおよび命令実行における開始アドレスを示すエントリステータス信号を出力するマイクロプログラムROM3と、マイクロプログラムスタート信号MATARTによって選択制御されてエントリアドレスENTAまたはネクストアドレスNXTAのいづれかを切り換えてアドレスMAマイクロプログラムとしてマイクロプログラムROM3に供給するアドレスセレクタ2と、一方の入力端にはマイクロプログラムスタート信号MATARTを遅延回路4を介して入力し、他方の入力端にはマイクロプログラムROM3が命令実行における開始アドレスを示すエントリステータス信号ENTをインバータ5を介して入力してトラップ信号TRAPを出力するANDゲート6を有するトラップ信号発生回路9とを有する。
請求項（抜粋）：
命令バスを入力してエントリアドレスを出力する命令デコーダと、アドレス信号を入力してネクストアドレスを出力するマイクロプログラムROMとを有し、マイクロプログラムスタート信号によって選択制御されて前記エントリアドレスまたは前記ネクストアドレスを選択して前記マイクロプログラムROMにアドレスとして供給するアドレスセレクタを有し、かつ前記命令バスが未定義命令の場合にはトラップ信号を発生するトラップ信号発生回路を有するマイクロコンピュータにおいて、前記マイクロプログラムROMは命令実行における開始アドレスを示すエントリステータス信号用のデータビットが付加され、前記トラップ信号発生回路は前記命令実行開始指定信号及び前記エントリステータス信号とを入力して前記命令デコーダの出力の正規性を判定する論理ゲートを備えていることを特徴とするマイクロコンピュータ。
IPC (2件)：
G06F 15/78 510
, G06F 9/22 380
