特許

J-GLOBAL ID：200903047153382044

半導体装置及びその製造方法

発明者： 野口 充宏
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-235421
公開番号（公開出願番号）：特開平9-082952
出願日： 1995年09月13日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】 MOSトランジスタのソース・ドレイン拡散層のチャネル方向広がり幅を一定に確保することができ、かつ拡散層にコンタクトをとることが容易で、より微細化が可能な半導体装置を実現する。【解決手段】 MOSFETを有する半導体装置において、p型シリコン基板1の素子分離領域に形成された第1の素子分離絶縁膜3と、基板1の素子形成領域上にゲート絶縁膜7を介して形成されたゲート電極8と、ゲート電極8の側部に形成された側壁絶縁膜12と、側壁絶縁膜12とセルフアラインで基板1に形成され、かつ該側壁絶縁膜12と離間して形成された第2の素子分離絶縁膜42と、ゲート電極8を挟んで基板表面に形成されたソース・ドレイン領域9と、ソース又はドレイン領域と接続され第2の素子分離絶縁膜42上に延在して形成された電極10とを備えている。

請求項（抜粋）：

半導体基板の素子分離領域に形成された第1の素子分離絶縁膜と、前記基板の素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ゲート電極の側部方向の少なくとも一方に前記側壁絶縁膜とセルフアラインで前記基板に形成され、かつ該側壁絶縁膜と所定距離離間して形成された第2の素子分離絶縁膜と、前記ゲート電極を挟んで前記基板表面に形成されたソース・ドレイン領域と、前記ソース又はドレイン領域と接続され第2の素子分離絶縁膜上に延在して形成された電極とを具備してなることを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/316 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

H01L 29/78 301 X ,  H01L 21/94 A ,  H01L 27/10 671 Z ,  H01L 29/78 301 S