特許
J-GLOBAL ID：200903047198565816
CMOS駆動回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-020884
公開番号（公開出願番号）：特開平6-237158
出願日： 1993年02月09日
公開日（公表日）： 1994年08月23日
要約：
【要約】 (修正有)【目的】駆動波形の立ち上がり時間と立ち下がり時間に依存されることなく、常に駆動回路の貫通電流が防止され、かつ駆動回路の出力端子がハイインピーダンスとなる時間が自動的に最小となるようにする。【構成】駆動信号Aが入力される入力端子1は、2入力NAND回路3と2入力NOR回路4との一方側入力端子に接続され、NAND回路3の出力端子はPチャネルFET7のゲートに接続されるとともに、NOR回路5の出力端子はNチャネルFET9のゲートに接続されている。また、FET7とFET9の接続点に出力端子11が設けられている。そして、NAND回路3の出力端子には第1インバータ回路13の入力端子が接続され、FET7のゲート電圧が検出され、NOR回路5の出力端子には第2インバータ回路15の入力端子が接続され、FET9のゲート電圧が検出される。
請求項（抜粋）：
各々複数入力とされたNAND回路とNOR回路とに備えられた一方側入力端子に共通の信号が各々入力される入力端子と、前記NAND回路の出力端子がゲートに接続されるとともに、ソースが所定の第1電源に接続されたPチャネルMOSトランジスタと、前記NOR回路の出力端子がゲートに接続されるとともに、ソースが所定の第2電源に接続されたNチャネルMOSトランジスタと、入力端子に前記NAND回路の出力端子が接続されるとともに、出力端子が前記NOR回路の他方側入力端子に接続され、前記PチャネルMOSトランジスタのゲート電圧が所望の回路しきい値で検出される第1インバータ回路と、入力端子に前記NOR回路の出力端子が接続されるとともに、出力端子が前記NAND回路の他方側入力端子に接続され、前記NチャネルMOSトランジスタのゲート電圧が所望の回路しきい値で検出される第2インバータ回路と、前記PチャネルMOSトランジスタのドレインと前記NチャネルMOSトランジスタのドレインとの接続点に接続された出力端子と、を有することを特徴とするCMOS駆動回路。
IPC (3件)：
H03K 17/16
, H03K 17/687
, H03K 19/0175
H03K 17/687 F
, H03K 19/00 101 F
