特許

J-GLOBAL ID：200903047212920470

マルチプロセッサシステムのキャッシュ障害処理方法

発明者： 嶋田 真一
出願人/特許権者： 甲府日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-031178
公開番号（公開出願番号）：特開平11-232240
出願日： 1998年02月13日
公開日（公表日）： 1999年08月27日
要約：

【要約】【課題】 システムの稼動率を向上させることができるマルチプロセッサシステムのキャッシュ障害処理方法を提供する。【解決手段】 キャッシュメモリを有する複数のプロセッサと、キャッシュメモリの内容と主記憶装置のキャッシュコヒーレンシを保証するためのバス制御回路と、プロセッサ及びバス制御回路を接続する第1のバスとを有する系を少なくとも一つ備え、系と主記憶装置が第2のバスによって接続されたマルチプロセッサシステムのキャッシュ障害処理方法であって、キャッシュメモリに格納されたアドレスアレイのデータで発生したエラーの検出回数をカウントし、予め設定された回数になるまで、バス制御回路が有するコピーキャッシュで保持したコピーデータを用いてアドレスアレイのデータを回復させる。

請求項（抜粋）：

キャッシュメモリを有する複数のプロセッサと、前記キャッシュメモリに格納されたデータのキーアドレス及びステータスからなるアドレスアレイのコピーデータを保持するコピーキャッシュを有する前記キャッシュメモリの内容と主記憶装置のキャッシュコヒーレンシを保証するためのバス制御回路と、前記プロセッサ及び前記バス制御回路を接続する第1のバスと、を有する系を少なくとも一つ備え、前記系と前記主記憶装置が第2のバスによって接続されたマルチプロセッサシステムで、前記アドレスアレイのデータに訂正不可能なエラーが発生した場合に実行するマルチプロセッサシステムのキャッシュ障害処理方法であって、前記アドレスアレイのデータで発生した前記エラーの検出回数をカウントし、予め設定された回数になるまで、前記コピーキャッシュで保持した前記コピーデータを用いて前記アドレスアレイのデータを回復させるマルチプロセッサシステムのキャッシュ障害処理方法。

IPC (4件)：

G06F 15/163 ,  G06F 12/08 ,  G06F 12/08 310 ,  G06F 12/16 310

FI (5件)：

G06F 15/16 320 K ,  G06F 12/08 J ,  G06F 12/08 E ,  G06F 12/08 310 B ,  G06F 12/16 310 E